Recentemente, a Synopsys anunciou a primeira solução PCIe 7.0 IP completa do setor, incluindo controlador, módulo de segurança IDE, PHY e verificação de IP. Entre eles, o IP de verificação já está disponível, e o controlador PCIe 7.0 (com função de segurança IDE) e o PHY IP para processos avançados estão planejados para estarem totalmente disponíveis no início de 2025. A solução IP melhora a eficiência energética da interconexão em até 50 por cento e dobra a largura de banda de interconexão para o mesmo perímetro de chip em comparação com o PCIe da geração anterior.
Além disso, o PCIe 7.0 PHY IP da Synopsys oferece excelente integridade de sinal, até 128 Gb/s por pista, e integra-se perfeitamente com a solução IP do controlador CXL da Synopsys. Ele também fornece excelente integridade de sinal e recursos de criptografia de dados para prevenir eficazmente ataques de hardware e, ao mesmo tempo, oferecer suporte à ampla interoperabilidade do ecossistema. O lançamento deste programa recebeu forte apoio de muitas empresas líderes de tecnologia em todo o mundo, incluindo Intel, Astera Labs, Enfabrica, Kandou, Rivos e microchip.
O que exatamente é atualizado no PCIe 7.0? Em primeiro lugar, não há dúvida de que a taxa de dados dobrou novamente. A taxa de dados do PCIe 6.0 é de 64GT/s, e a do 7.0 é de 128GT/s, o que é incrível! A velocidade de uma única pista é 128GT, que é 16GB/s quando convertida em GB. Um SSD normalmente tem 4 pistas, o que equivale a 64 GB/s. Quando o PCIe 7.0 aparecer, a taxa de transferência NAND não será mais um gargalo, embora os atuais 3600MT/s não possam suportar a taxa do PCIe 7.0.
É previsível que 4800MT/5600MT NAND estarão disponíveis em breve. À medida que a taxa de dados continua a duplicar, isso traz grandes desafios à transmissão de sinais elétricos. Como qualquer PCB possui resistência, capacitância e indutância parasitas, uma taxa de dados muito rápida significa dV/dt muito alto. Como a corrente I=C*dV/dt, uma corrente tão grande inevitavelmente causará oscilação em um circuito RCL, o que distorcerá todo o sinal e fará com que a taxa de erro de transmissão de dados fique fora de controle. Assim, vemos que a partir do PCIe 6.0, o PCI-SIG modificou o método de modulação de sinal, passando de NRZ para PAM4.
O desenvolvimento do PCIe
Revisão do PCIe 1.0 ao 6.0
A tecnologia PCI foi lançada em 1992, suportando uma taxa de transferência máxima de 133 MB/s e uma velocidade de clock de 33 MHz, e rapidamente se tornou o barramento padrão para conectar componentes de sistemas de computador. Então, em 1998, o PCI-X (extensões PCI) forneceu a maior largura de banda exigida pela indústria. Em 2004, um grupo de engenheiros da Intel formou o Grupo de Trabalho Arapaho para desenvolver um novo padrão, e outras empresas posteriormente juntaram-se ao grupo. O novo padrão considerou vários nomes antes de ser formalmente determinado como PCI Express (PCIe).
Até certo ponto, o PCIe é o sucessor do PCI porque tem funções semelhantes, mas o PCIe é na verdade um design completamente diferente do PCI. O PCIe era mais parecido com uma rede integrada do que com as muitas interfaces paralelas antigas da era PCI, e a indústria finalmente migrou com sucesso para o padrão PCIe 1.0 naquele ano.
O padrão original, PCIe 1.0a, tem uma taxa de transferência de dados de 250 MB/s por pista, para uma taxa de transferência agregada de 2.5 GT/s (gigatransferências por segundo) e, como outros barramentos seriais, o desempenho é frequentemente medido em transferências por segundo. para evitar contar bits de sobrecarga como “dados”. PCIe 1.0a usa um esquema de codificação 8b/10b, portanto, apenas 80% dos bits transmitidos são na verdade “dados”. Os bits de sobrecarga têm duas funções principais. Primeiro, eles garantem que a interface serial sempre tenha transições de clock suficientes para recuperar o clock. Segundo, eles garantem que não haja corrente CC líquida.
Depois disso, o padrão PCIe começou a ser atualizado regularmente e sua taxa de transmissão continuou a aumentar. Como o PCIe é usado principalmente em PCs e servidores baseados em processadores Intel, o novo padrão entrará em vigor assim que a Intel lançar um processador que use PCIe na prática. A ideia geral por trás da evolução do padrão é selecionar uma taxa de transferência que possa ser fabricada nos principais nós do processo naquele momento. No entanto, devido à sua onipresença, a maioria dos projetos que exigem um barramento periférico de alto desempenho usa PCIe, independentemente da arquitetura subjacente, como os requisitos PCIe especificados na especificação Arm Server Base System Architecture.
O PCIe 2.0, lançado em 2007, dobrou a taxa de transferência, mas manteve o esquema de codificação inalterado, dobrou a largura de banda e era compatível com o padrão PCIe 1.0. Ele também melhorou o processamento da camada de enlace de dados, suportou um gerenciamento de energia mais eficiente e melhorou a integridade dos dados e a estabilidade da transmissão do sinal.
O PCIe 3.0, introduzido em 2010, mudou para um esquema de codificação 128b/130b mais eficiente e adicionou uma função de embaralhamento usando um polinômio binário conhecido, que alcançou um bom equilíbrio de 0s e 1s em termos de recuperação de clock e nenhum deslocamento de DC. Isso também melhora muito as taxas de transferência, com a interface PCIe 16 de 3.0 pistas capaz de até 15.7 GB/s. Hoje, o PCIe 3.0 é a versão mais amplamente implantada do PCIe em dispositivos enviados ao mercado. Por exemplo, a TPU de terceira geração do Google usa PCIe 3.0, e o padrão USB4 amplamente usado atualmente também é baseado no PCIe 3.0.
- PCIe 3.0
A primeira geração do padrão PCIe 1.0 foi lançada em 2003, suportando uma taxa de transmissão de 2.5GT/S por canal e uma taxa de dados de 250 MB/S por canal. Com o avanço da tecnologia, a segunda geração do PCIe foi lançada no início de 2007, com velocidade de transmissão de 5 GT/s por canal e throughput (largura de banda) duplicada para 500 MB/s por canal. No entanto, como a sobrecarga do esquema de codificação 8b/10b é responsável por 20%, a largura de banda de transmissão de uma única faixa é de 4 Gb/s. PCIe 3.0 e versões posteriores usam codificação 128b/130b mais eficiente, reduzindo a sobrecarga para 1.5%. Ao reduzir a taxa de sobrecarga, a largura de banda de transmissão de faixa única do PCIe3.0 é duplicada para 8 Gb/s em comparação com o PCIe2.0, enquanto mantém a compatibilidade com o software da versão PCle 2.0 e a interface mecânica.
Com compatibilidade retroativa total, o PCIe 3.0 oferece a mesma topologia do PCIe 2.0 para configurações de cliente e servidor. As placas PCIe 1.xe 2.x podem ser inseridas perfeitamente em slots compatíveis com PCIe 3.0 e vice-versa, permitindo que essas configurações operem no nível máximo de desempenho negociado. A especificação PCIe 3.0 inclui as especificações Base e CEM (Cartão Eletromecânico). A parte elétrica da especificação Básica define o desempenho elétrico no nível do circuito integrado (IC) e suporta sinalização de 8 GT/s. O diagrama ocular é uma ferramenta de análise no domínio do tempo comumente usada no campo das comunicações. Pode ser usado para avaliar a integridade do sinal e a qualidade da transmissão em sistemas de comunicação digital (o gráfico exibido pelo osciloscópio é muito semelhante ao olho humano, por isso é chamado de “diagrama ocular”).
À medida que a taxa de transferência do PCIe aumenta a cada iteração do padrão, a qualidade do sinal também será afetada. Conforme mostrado no diagrama de fechamento ocular na figura abaixo, a qualidade do sinal diminui à medida que o comprimento do canal aumenta. À medida que a velocidade e a distância do canal aumentam, o teste de verificação da camada física torna-se mais desafiador. A velocidade de 8 GT/s no PCIe 3.0 degrada severamente o sinal no receptor, que aparecerá como fechamento do diagrama ocular (desequalização) em um osciloscópio. Para obter uma comunicação precisa, o transmissor e o receptor precisam equilibrar os níveis de tensão que compõem os 1s e 0s e usar técnicas como equalização e redução de ênfase para que o receptor possa ver os dados com clareza.
Diagrama de olho PCIe 3.0
O padrão PCIe 3.0 adiciona as funções de equalização do receptor e redução de ênfase do transmissor, que são essenciais para atingir taxas de 8 GT/s e superiores. A equalização pode estar no transmissor, no receptor ou em ambos. PCIe 1.x e PCIe 2.x especificam uma forma simples de equalização chamada de ênfase do transmissor. A redução da ênfase reduz a energia de baixa frequência recebida pelo receptor, enquanto a equalização reduz o impacto de maiores perdas de canal em altas frequências. A equalização do receptor requer a implementação de vários tipos de algoritmos, sendo os dois mais comuns o feedback linear e o feedback de decisão (DFE).
A equalização da deênfase do transmissor ocorre no transmissor, enquanto a pré-ênfase do DFE ocorre no receptor. A equalização do receptor também pode incluir equalização linear em tempo contínuo (CTLE) em conjunto com DFE. Para aumentar a distância de transmissão entre o transmissor e o receptor, o PCIe 3.0 introduz um processo de adaptação de equalização ativa onde o receptor pode ajustar o sinal de pré-pico do transmissor e diminuir a ênfase para alcançar o desempenho de equalização que melhor se adapta à sua linha de transmissão específica. Este desempenho requer um teste de camada física completamente novo, ou seja, teste de equalização de link do receptor e do transmissor. O objetivo do teste do receptor de equalização do link é verificar se o receptor pode ajustar a equalização do transmissor de seu link sob as piores condições de estresse, enquanto o objetivo do teste do transmissor de equalização do link é verificar se o transmissor realiza as alterações física e logicamente solicitado pelo receptor do link.
O padrão PCIe 4.0 foi introduzido pela primeira vez em 2017, fornecendo taxa de transferência de 64 GBps, dobrando a largura de banda e mantendo a compatibilidade com PCIe 3.0. Além disso, fortalece os mecanismos de gerenciamento de canais e detecção de erros e adiciona suporte para requisitos de largura de banda mais elevados, como armazenamento de alto desempenho e aplicativos de rede. No entanto, não estava disponível para SSDs até 2019. As CPUs da série Ryzen 3000 da AMD, lançadas pela primeira vez em julho de 2019, foram as primeiras CPUs de desktop a suportar PCIe 4.0 x16 prontas para uso. Para suporte total, os usuários precisarão de uma nova placa-mãe rodando o chipset X570.
- PCIe 4.0
O padrão PCIe 4.0 foi lançado em 2017, sete anos após o lançamento do PCIe 3.0. Comparado com a geração anterior, o PCIe 4.0 aumenta a taxa de transmissão de 8 Gb/s para 16 Gb/s e é totalmente compatível com as gerações anteriores de tecnologia, desde software até arquitetura de clock e interface mecânica. Do ponto de vista do protocolo e da codificação, o PCIe 4.0 tem muitas coisas em comum com o PCIe 3.0, incluindo a codificação de 128/130 bits. À primeira vista, o PCIe 4.0 tem mais em comum com o PCIe 3.0 do que o PCIe 3.0 com o PCIe 2.0. Porém, quando a velocidade de um dispositivo aumenta, frequências mais altas são enviadas automaticamente pelos mesmos canais. A perda de inserção, ou atenuação, é causada pela resistência no link durante a transmissão de sinais elétricos e aumenta com o aumento da frequência.
A 16 GT/s, os sinais PCIe 4.0 são significativamente atenuados em um canal FR4 típico (o material de placa de circuito impresso mais comum). Portanto, testes adicionais são necessários para garantir a integridade do sinal em projetos PCIe 4.0 porque a perda de sinal em 16GT/s (PCIe 4.0) é muito maior do que a perda de sinal em 8 GT/s (PCIe 3.0). PCIe 4.0 adiciona uma seção de temporizador à especificação para estender a gama de canais e aumentar especificamente a complexidade dos testes do sistema. Mesmo com o aumento da complexidade dos testes, os tempos de teste para PCIe 3.0 a 8 GT/s são maiores do que os tempos de teste para PCIe 4.0 a 16 GT/s. Isso ocorre porque o PCIe 3.0 precisa testar três cenários de canal diferentes: curto, médio e longo, enquanto o PCIe 4.0 precisa testar apenas o cenário de canal longo.
Assim como o PCIe 3.0, o PCIe 4.0 às vezes é chamado de especificação de “olhos fechados”. Isso significa que mesmo que você tenha um transmissor perfeito e um transmissor com jitter essencialmente zero, quando você conecta o transmissor a um canal, a interferência entre símbolos forçará o “olho” a se fechar. Se o sinal PCIe 4.0 pode ser transmitido com sucesso depende se a estratégia de equalização do receptor pode abrir seus “olhos”. Quando um dispositivo PCIe 4.0 que suporta 16 GT/s é vinculado a outro dispositivo PCIe 4.0 que suporta 16 GT/s, há duas etapas para vincular a equalização. Primeiro, o link é estabelecido a 8 GT/s e, se for bem-sucedido, o processo de equalização do link é repetido mais uma vez para atingir 16 GT/s. Para PCIe 4.0, os projetistas devem avaliar a tolerância do sistema às variações de desempenho. Compreender as variações de desempenho é essencial porque o desempenho do sinal varia de placa para placa. Essas diferenças levam ao aumento da perda de canal, diafonia e incoerência de canal, resultando em mais ruído do sistema, degradação do desempenho de jitter e fechamento do olho do sinal.
- PCIe 5.0
O padrão PCIe 5.0 foi lançado em maio de 2019, trazendo taxa de transferência de 128 GBps, melhorando a integridade do sinal e o controle da taxa de erros de bits (BER), além de oferecer suporte a dispositivos de alto desempenho, como aqueles usados em inteligência artificial e computação de alto desempenho (HPC). Esta especificação é compatível com versões anteriores de gerações anteriores de PCIe. A Intel é a primeira empresa a adotar o PCIe 5.0 em sua CPU, cuja plataforma Alder Lake suporta o padrão PCIe 5.0.
Desde PCIe4.0, a velocidade de iteração do PCIe foi significativamente acelerada. O mercado de PCIe4.0 ainda não aqueceu e o PCI-SIG lançou a especificação PCIe 5.0 em maio de 2019, dobrando a taxa de transmissão para 32 GT/s, mantendo o baixo consumo de energia e a compatibilidade retroativa com as gerações anteriores. PCIe 5.0 promete taxa de transferência de 128 GB/s em uma configuração x16, permitindo velocidades de 400GE no data center. As velocidades PCIe 5.0 e 400GE oferecem suporte a aplicativos como inteligência artificial (IA), aprendizado de máquina, jogos, computação visual, armazenamento e rede. Esses avanços estão possibilitando inovações em 5G, computação em nuvem e data centers em hiperescala. O padrão PCIe 5.0 é uma extensão relativamente simples baseada no 4.0. Ele usa os mesmos métodos de teste Tx e Rx do PCIe 4.0, bem como métodos semelhantes para calibrar a largura e altura do “olho” para testes de jitter de tensão do receptor.
O novo padrão reduz ainda mais a latência e é compatível com perda de sinal em aplicações de longa distância. PCIe 5.0 usa o esquema de codificação 128b/130b que estreou no PCIe 3.0 e conectores CEM compatíveis. Um novo recurso do PCIe 5.0 é o modo bypass de equalização, que permite o treinamento de 2.5 GT/s diretamente para 32 GT/s, acelerando a inicialização do link. Isso ajuda a reduzir o tempo de inicialização do link em sistemas com condições de transmissor, canal e receptor (como sistemas embarcados) e fornece um novo caminho de treinamento para testes de equalização de link a 32 GT/s. Geralmente, há pequenas alterações nas especificações, exceto quando são necessários aumentos de velocidade, ou alterações elétricas são implementadas para melhorar a integridade do sinal e a robustez mecânica do conector.
O PCI-SIG, que define o padrão PCIe, esperava que o PCIe 4.0 e o PCIe 5.0 coexistissem por algum tempo, com o PCIe 5.0 usado para necessidades de alto desempenho que exigem rendimento máximo, como GPUs para cargas de trabalho de IA e aplicativos de rede. Portanto, prevê-se que o PCIe 5.0 seja usado principalmente em data centers, redes e ambientes corporativos de computação de alto desempenho (HPC), enquanto aplicativos menos intensivos, como aqueles usados por computadores desktop, podem usar o PCIe 4.0. A largura de banda do mais recente padrão PCIe 6.0 lançado em 2022 dobrou novamente, aumentando significativamente para 8 GB/s por canal, e também alcançou grandes mudanças na interconexão.
- PCIe 6.0
PCI-SIG lançou a especificação PCIe 6.0 em janeiro de 2022. A tecnologia PCIe 6.0 é o primeiro padrão PCI Express a usar codificação de sinal Pulse Amplitude Modulation 4 (PAM4), permitindo que dispositivos PCIe 6.0 alcancem o dobro da taxa de transferência de dispositivos PCIe 5.0, mantendo o mesmo Largura de banda do canal. A tecnologia PCIe 6.0 pode atingir até 64 GT/s, mantendo baixo consumo de energia e compatibilidade com versões anteriores. PCIe 6.0 promete taxa de transferência de 256 GB/s em uma configuração x16, permitindo velocidades de 800GE no data center. A velocidade do 800GE e do PCIe 6.0 oferece suporte conjunto a aplicativos como IA, aprendizado de máquina, jogos, computação visual, armazenamento e rede para promover o desenvolvimento de 5G, computação em nuvem, data centers em hiperescala e outros campos.
PCIe 6.0 usa o sinal PAM4 de formato de modulação de alta ordem, que é uma grande atualização para a tecnologia PCIe 5.0. No entanto, ele usa a mesma metodologia de alto nível para testes de Tx e Rx, ao mesmo tempo que adiciona algumas novas codificações de medição de transmissor específicas para PAM4. Semelhante às gerações anteriores, os dispositivos PCIe 6.0 empregam equalização de transmissor e receptor para operação de 64 GT/s e exigem correção direta de erros (FEC). Além dessas mudanças elétricas, o PCIe 6.0 introduz a codificação Flow Control Unit (FLIT). Ao contrário do PAM4 na camada física, a codificação FLIT é usada na camada lógica para dividir os dados em pacotes de tamanho fixo. PCIe 6.0 realiza transmissão de transações em unidades FLIT. Cada FLIT possui 256 B de dados (1 FLIT = 236B TLP + 6B DLP + 8B CRC + 6B FEC = 256B), e cada B de dados ocupa 4 UI.
Além disso, a codificação FLIT também elimina a codificação 128B/130B e a sobrecarga de DLLP (Data Link Layer Packet) das especificações PCIe anteriores, melhorando significativamente a eficiência do TLP (Transaction Layer Packet). Embora o PCIe 6.0 tenha mais vantagens e tenha sido proposto há mais de um ano, há muitas incertezas sobre quando o PCIe 6.0 estará disponível para os usuários, pois o PCIe 5.0 ainda não foi totalmente popularizado. Atualmente, aplicativos de alto desempenho e rendimento exigem mais PCIe 6.0, como unidades de processamento gráfico para cargas de trabalho de IA, aplicativos de rede de alto rendimento e tecnologia Compute Express Link (CXL), que se torna a rodovia para interação de dados sob arquitetura de computação heterogênea. A interface PCIe 6.0 dobra a taxa de transferência para 64 GT/s, mantendo a compatibilidade retroativa com as gerações anteriores, fornecendo taxa de transferência de 256 GB/s no mesmo máximo de 16 pistas.
Esquema de modulação de sinal elétrico PAM-4: Em vez de usar o sinal tradicional de não retorno a zero (NRZ), é usado um sinal de amplitude de pulso com quatro níveis de tensão, que pode produzir um diagrama de três olhos. A pré-codificação e a correção direta de erros (FEC) podem reduzir erros analógicos e erros digitais, respectivamente. A solução pode fornecer largura de banda de 64GT/s com baixa latência.
Transporte de pacotes da unidade de controle de fluxo (FLIT): Esta nova arquitetura de transporte de pacotes (exigida pela FEC) não apenas suporta o aumento da largura de banda, mas também permite que o sistema lide com o aumento da largura de banda.
Estado de baixa potência L0p: Quando a demanda de largura de banda no sistema diminui, o novo estado de baixo consumo de energia L0p permite que alguns canais entrem no modo de suspensão, otimizando assim o consumo de energia e garantindo que o link permaneça sempre ativo.
Integridade de dados e proteção de segurança: A especificação usa Data Object Exchange (DOE) como um bloco de construção de segurança PCIe em níveis de largura de banda mais baixos e usa dados e chaves criptografados. A Autenticação de Medição de Componente (CMA) fornece assinatura criptográfica de firmware. Integridade e criptografia de dados (IDE) fornecem segurança em nível de pacote para o sistema evitar ataques físicos. Ao acoplar o IDE ao controlador, ele pode fornecer proteção de segurança eficiente a uma alta velocidade de largura de banda de 64GT/s.
- PCIe 7.0
Depois que a AMD lançou o PCIe 4.0, a Intel começou a popularizar o PCIe 5.0 no ano passado. Embora a especificação PCIe 6.0 tenha sido anunciada no início deste ano, a organização de padrões PCI SIG anunciou oficialmente o desenvolvimento do PCIe 7.0 e apresentou uma prévia dos parâmetros principais. Semelhante às mudanças nas gerações anteriores, o PCIe 7.0 dobra a largura de banda novamente com base no PCIe 6.0 para 128GT/s, e o canal x16 pode atingir 512 GB/s em ambas as direções. Mesmo para os canais x2/x4 comumente usados por SSDs, as velocidades de pico teóricas são aumentadas para 64 GB/s e 128 GB/s, respectivamente.
Em termos de detalhes, o PCIe 7.0, assim como o 6.0, usa a nova modulação PAM4 e codificação 1b/1b. Vale mencionar que o PCIe 7.0 ainda mantém compatibilidade com versões anteriores. A organização PCI SIG declarou que o próximo rascunho se concentrará na otimização dos parâmetros do canal e na melhoria da eficiência energética. De acordo com o plano, o padrão PCIe 7.0 será concluído em 2025, e acredita-se que ele não será totalmente popularizado até por volta de 2028; Embora estejamos fazendo todos os esforços para promover novas tecnologias, gostaria de fazer uma pergunta: quanto tempo levará até que vejamos os produtos PCIe 6.0 oficialmente lançados?