광자 통합을 위한 인텔의 레이아웃

2022년 Intel은 OFC에서 실리콘 포토닉스 분야의 핵심 장치 진행 상황과 향후 레이아웃을 보고했으며, 400G DR4 및 800G 2xFR4 실리콘 포토닉스 제품도 발표했습니다. 아래 그림은 포토닉 통합을 위한 인텔의 레이아웃을 보여줍니다. 왼쪽에 있는 것은 전통적인 패널 플러그형 모듈입니다. 가운데는 인텔이 2020년 시연한 CPO 광스위칭 모듈로 인터페이스 속도는 1.6Tbps다. 오른쪽에 있는 것은 인터페이스 속도가 4-64Tbps인 미래의 광학 IO입니다. 이때 광전자 칩이 크게 통합되고 레이저도 통합됩니다. 전반적인 추세는 더 높은 밀도, 더 큰 용량, 더 낮은 전력 소비입니다.

아래 그림은 Intel이 2020년에 시연한 CPO 광 스위칭 모듈입니다. 대역폭 증가에 대한 요구는 엄격한 요구 사항이며, 전력 소비는 광 장치를 ASIC 통합 솔루션으로 유도합니다. 제한된 시간 내에 대용량 51Tbps 광스위칭이 개발되고 있어 CPO가 선호되는 솔루션이 될 것입니다. 아래 다이어그램은 1.6Tpbs CPO 서브 모듈입니다. 2.5D 패키징, PIC와 EIC의 하이브리드 통합, SSC와 V-홈 기반 패시브 정렬 기술을 기반으로 광 인터페이스 변환을 달성합니다. 40배 대역폭 밀도는 에너지 효율성을 30% 이상 향상시킵니다.

인텔이 2020년에 시연한 CPO 광스위칭 모듈

1.6Tpbs PIC의 구조는 아래 그림과 같습니다. 도파관 경로는 >30cm, >600개의 전극 및 4개의 온도 센서입니다. 여기에는 다음이 포함됩니다.

원자 램프: 자체 하이브리드 통합 레이저를 기반으로 하는 16*2 채널; 각 채널에는 x 시스템의 신뢰성을 향상시키기 위해 두 개의 백업 레이저가 있습니다.

레이저 선택 광 스위치: 16개의 히터 기반 2×1 MZI 구조

실리콘 포토닉스 마이크로 링 변조기: 16Gbps PAM106 변조를 달성할 수 있는 통합 열 튜닝 기능을 갖춘 4개의 실리콘 포토닉스 마이크로 링 변조기입니다.

MPD: 게르마늄 PD 48개(각각 106Gbps PAM4 변조 신호 지원)

패시브 정렬 기술: 16개의 통합 V-그루브 및 SSC 구조.

아래 그림은 능동소자, 수동소자, 전자칩 구조를 모두 포함하는 PIC-EIC 플랫폼이다.

PIC-EIC 플랫폼

SOA-on-Chip은 아래 그림과 같이 도파관 내부에서 최소한의 손실로 100mW(20dBm)의 출력 전력을 달성할 수 있는 고유한 기술입니다.

SOA 기술

레이저는 III/V-Si 하이브리드 DFB 레이저를 기반으로 합니다. 구조도는 아래와 같습니다. 0도부터 150도까지 작동이 가능해서 Uncooled를 지원할 수 있습니다. 광 출력은 25mW@80C@100mA, 낮은 RIN<-155dB/Hz, 높은 SMSR>40dB입니다.

레이저 구조 다이어그램

마이크로 링 변조기는 L형 도핑된 PNJ 구조를 채택하고 높은 변조 효율(중첩 및 도핑이 최적화됨) <0.55Vcm@1310nm, 초소형 크기 <20um, 고대역폭 50GHz EO BW(낮은 직렬 저항 및 표류)를 제공합니다. 정전 용량).

마이크로 링 변조기

아래 그림은 Vpp=128V, ER=0.8dB인 3.8Gb/s NRZ 마이크로 링 변조기의 아이 다이어그램입니다. 이는 당시 달성 가능한 최고 변조 속도였습니다.

마이크로링 변조기의 아이 다이어그램

마이크로링 변조기의 가장 큰 문제는 중심 파장의 드리프트입니다. 한 가지 유형의 드리프트는 실제 작업의 환경 변화로 인해 발생하며, 인텔은 이를 처리하기 위해 고유한 모니터링 기술과 보상 방법을 가지고 있습니다. 다른 유형은 공정 엔지니어링 중에 발생하는 중심 파장의 드리프트입니다. 인텔은 아래 그림과 같이 고유한 트리밍 기술을 가지고 있습니다. 제조 공정 중에 Ge 도핑을 수행하여 파장 오프셋에 따라 보상하고 궁극적으로 ±32pm의 웨이퍼 수준 제어를 달성할 수 있어 파장 튜닝의 전력 소비를 크게 줄일 수 있습니다.

트리밍 기술

8세대 광 IO의 경우 인텔은 8파장 64Gbps NRZ 단일 광섬유, 8개의 송신기 및 8개의 수신기, 고성능 온칩 레이저 및 SOA, 고속을 포함하여 8Tb/sde 양방향 전송을 실현할 수 있는 배포도 진행했습니다. 마이크로 링 변조기, 고속 Ge PD 및 V-그루브 광섬유 수동 정렬 기술. 아래 그림은 다중화된 200파장 XNUMXGHz 간격의 DFB 어레이를 보여줍니다.

다중화된 8파장 200GHz 간격 DFB 어레이

아래 그림은 향후 광IO에 대한 인텔의 전망이다. 하이브리드 통합 칩의 3D 패키징 구조는 피할 수 없는 추세입니다. 아래 그림과 같이 EIC 위에 PIC가 뒤집혀 있고 EIC 칩과 컴퓨팅 칩 XPU가 EMIB를 통해 기판에서 상호 연결됩니다. 목표 전력 소비는 3pJ/비트이며 각 광섬유는 1ns 미만의 대기 시간으로 100m 이상의 거리에 10Tbps를 전송합니다.

미래의 광학 IO에 대한 인텔의 전망

요약하자면, 인텔은 핵심 IP를 기반으로 800G 실리콘 광자 트랜시버, CPO 및 광학 IO를 점차 실현했습니다. CPO와 광학 IO 모두 통합 및 전력 소비 측면에서 실리콘 포토닉 칩의 장점을 최대한 활용하고 칩 대역폭의 문제점을 해결할 수 있으며 하이브리드 통합 칩의 3D 패키징 구조가 실제 분야가 될 수 있음을 알 수 있습니다. III-V 및 실리콘 포토닉스 적용.