最近、Synopsysは、コントローラ、IDEセキュリティモジュール、PHY、検証IPを含む業界初の完全なPCIe 7.0 IPソリューションを発表しました。そのうち、検証IPは現在利用可能であり、PCIe 7.0コントローラ（IDEセキュリティ機能付き）と高度なプロセス向けのPHY IPは、2025年初頭に完全に利用可能になる予定です。このIPソリューションは、前世代のPCIeと比較して、相互接続の電力効率を最大50％向上させ、同じチップ境界での相互接続帯域幅をXNUMX倍にします。
さらに、シノプシスのPCIe 7.0 PHY IPは、レーンあたり最大128Gb/sの優れた信号整合性を提供し、シノプシスのCXLコントローラIPソリューションとシームレスに統合します。また、優れた信号整合性とデータ暗号化機能を提供し、ハードウェア攻撃を効果的に防止しながら、幅広いエコシステムの相互運用性をサポートします。このプログラムの立ち上げは、世界中の多くの大手テクノロジー企業から強力なサポートを受けています。 Intel、Astera Labs、Enfabrica、Kandou、Rivos などを含む マイクロチップ。
PCIe 7.0 では具体的に何がアップデートされたのでしょうか。まず、データ レートが再び 6.0 倍になったことは間違いありません。PCIe 64 のデータ レートは 7.0GT/s ですが、128 では 128GT/s と驚異的です。16 レーンの速度は 4GT で、GB に換算すると 64GB/s になります。SSD には通常 7.0 レーンあり、3600GB/s になります。PCIe 7.0 が登場すると、NAND の転送速度がボトルネックではなくなりますが、現在の XNUMXMT/s では PCIe XNUMX の速度をサポートできません。
4800MT/5600MT NAND がまもなく利用可能になると予想されます。データ レートが 6.0 倍になり続けると、電気信号の伝送に非常に大きな課題が生じます。どの PCB にも寄生抵抗、静電容量、インダクタンスがあるため、データ レートが速すぎると dV/dt が高くなります。電流 I=C*dV/dt であるため、このような大きな電流は必然的に RCL 回路で振動を引き起こし、信号全体を歪ませ、データ伝送エラー レートを制御不能にします。そのため、PCIe 4 以降、PCI-SIG は信号変調方式を変更し、NRZ から PAMXNUMX に切り替えました。
PCIeの開発
PCIe 1.0から6.0までのレビュー
PCI テクノロジは 1992 年に登場し、ピーク スループット 133 MB/秒、クロック速度 33 MHz をサポートし、すぐにコンピュータ システム コンポーネントを接続するための標準バスになりました。その後 1998 年に、PCI-X (PCI 拡張) が業界で要求されるより高い帯域幅を提供しました。2004 年に、Intel のエンジニア グループが新しい標準を開発するために Arapaho ワーキング グループを結成し、その後他の企業もこのグループに参加しました。新しい標準は、正式に PCI Express (PCIe) と決定されるまで、いくつかの名前が検討されました。
PCIe は PCI と似た機能を持っているため、ある程度は PCI の後継と言えますが、実際には PCIe は PCI とはまったく異なる設計になっています。PCIe は、PCI 時代の多くの古いパラレル インターフェイスよりもオンボード ネットワーキングに似ており、業界は最終的にその年に PCIe 1.0 標準にうまく移行しました。
元の標準である PCIe 1.0a は、レーンあたり 250MB/秒のデータ転送速度で、合計転送速度は 2.5GT/秒 (ギガ転送/秒) です。他のシリアル バスと同様に、オーバーヘッド ビットを「データ」としてカウントしないように、パフォーマンスは多くの場合、1.0 秒あたりの転送数で測定されます。PCIe 8a は 10b/80b エンコード方式を使用しているため、送信されるビットの XNUMX% のみが実際に「データ」となります。オーバーヘッド ビットには、主に XNUMX つの機能があります。まず、シリアル インターフェイスにクロックを回復するのに十分なクロック遷移が常にあるようにします。次に、正味の DC 電流がないようにします。
その後、PCIe規格は定期的にアップグレードされ、転送速度は向上し続けました。PCIeは主にIntelプロセッサをベースにしたPCやサーバーで使用されているため、Intelが実際にPCIeを使用するプロセッサをリリースするとすぐに新しい規格が有効になります。規格の進化の背後にある一般的な考え方は、当時の主流のプロセスノードで製造できる転送速度を選択することです。ただし、その普及により、高性能な周辺バスを必要とするほとんどの設計では、Arm Server Base System Architecture仕様で指定されたPCIe要件など、基盤となるアーキテクチャに関係なく、PCIeが使用されます。
2.0 年に導入された PCIe 2007 では、転送速度が 1.0 倍になりましたが、エンコード方式は変更されず、帯域幅が XNUMX 倍になり、PCIe XNUMX 規格との互換性が確保されました。また、データ リンク層の処理が改善され、より効率的な電源管理がサポートされ、データの整合性と信号伝送の安定性が強化されました。
3.0 年に導入された PCIe 2010 では、より効率的な 128b/130b エンコーディング方式に切り替えられ、既知のバイナリ多項式を使用したスクランブル機能が追加されました。これにより、クロック回復と DC オフセットなしの点で 0 と 1 の良好なバランスが実現されました。これにより転送速度も大幅に向上し、16 レーンの PCIe 3.0 インターフェースは最大 15.7 GB/秒の転送速度を実現しています。現在、PCIe 3.0 は、市場に出荷されるデバイスで最も広く採用されている PCIe バージョンです。たとえば、Google の第 3.0 世代 TPU は PCIe 4 を使用し、現在広く使用されている USB3.0 規格も PCIe XNUMX に基づいています。
- PCIe 3.0
PCIe 1.0規格の第2003世代は2.5年に発売され、チャネルあたり250GT/Sの伝送速度とチャネルあたり2007MB/Sのデータレートをサポートしました。技術の進歩により、5年初頭に第500世代のPCIeが発売され、伝送速度はチャネルあたり8GT/s、スループット（帯域幅）はチャネルあたり10MB/sに倍増しました。ただし、20b/4bエンコード方式のオーバーヘッドが3.0％を占めるため、単一レーンの伝送帯域幅は128Gb/sです。PCIe 130以降のバージョンでは、より効率的な1.5b/3.0bエンコードが使用され、オーバーヘッドが8％に削減されています。オーバーヘッド比を削減することで、PCIe2.0の単一レーン伝送帯域幅はPCIe2.0のXNUMX倍のXNUMXGb/sになり、PCIe XNUMXバージョンのソフトウェアおよび機械インターフェースとの互換性が維持されています。
完全な下位互換性を備えた PCIe 3.0 は、クライアント構成とサーバー構成の両方で PCIe 2.0 と同じトポロジを提供します。PCIe 1.x および 2.x カードを PCIe 3.0 対応スロットにシームレスに挿入でき、その逆も可能です。これにより、これらの構成はネゴシエートされた最大パフォーマンス レベルで動作できます。PCIe 3.0 仕様には、基本仕様と CEM (Card Electromechanical) 仕様が含まれます。基本仕様の電気部分は、集積回路 (IC) レベルでの電気パフォーマンスを定義し、8 GT/s のシグナリングをサポートします。アイ ダイアグラムは、通信分野で一般的に使用される時間領域解析ツールです。デジタル通信システムにおける信号の整合性と伝送品質を評価するために使用できます (オシロスコープによって表示されるグラフは人間の目に非常に似ているため、「アイ ダイアグラム」と呼ばれます)。
PCIe の転送速度は規格が改訂されるたびに増加するため、信号品質も影響を受けます。下の図のアイ ダイアグラム クロージャに示されているように、チャネル長が長くなると信号品質が低下します。速度とチャネル距離が長くなると、物理層の検証テストはより困難になります。PCIe 8 の 3.0 GT/s の速度では、受信側の信号が著しく劣化し、オシロスコープ上でアイ ダイアグラム クロージャ (不均一化) として現れます。正確な通信を実現するには、送信側と受信側で 1 と 0 を構成する電圧レベルのバランスを取り、イコライゼーションやデエンファシスなどの技術を使用して、受信側がデータを明瞭に確認できるようにする必要があります。
PCIe 3.0 アイ ダイアグラム
PCIe 3.0 規格では、8 GT/s 以上の速度を実現するために重要な、受信機イコライゼーションと送信機デエンファシスの機能が追加されています。イコライゼーションは、送信機、受信機、またはその両方で実行できます。PCIe 1.x および PCIe 2.x では、送信機デエンファシスと呼ばれる単純な形式のイコライゼーションが指定されています。デエンファシスは受信機が受信する低周波エネルギーを削減し、イコライゼーションは高周波での大きなチャネル損失の影響を削減します。受信機イコライゼーションにはさまざまな種類のアルゴリズムを実装する必要がありますが、最も一般的な XNUMX つは線形フィードバックと判定フィードバック (DFE) です。
トランスミッタのデエンファシス イコライゼーションはトランスミッタで行われ、DFE のプリエンファシスはレシーバで行われます。レシーバのイコライゼーションには、DFE と連動した連続時間線形イコライゼーション (CTLE) も含まれる場合があります。トランスミッタとレシーバ間の伝送距離を伸ばすために、PCIe 3.0 では、レシーバがトランスミッタのプリスパイク信号とデエンファシスを調整して、特定の伝送ラインに最適なイコライゼーション パフォーマンスを実現できるアクティブ イコライゼーション アダプテーション プロセスが導入されています。このパフォーマンスには、レシーバとトランスミッタの両方のリンク イコライゼーション テストという、まったく新しい物理層テストが必要です。リンク イコライゼーション レシーバ テストの目的は、レシーバが最悪のストレス条件下でリンクのトランスミッタ イコライゼーションを調整できるかどうかを確認することです。一方、リンク イコライゼーション トランスミッタ テストの目的は、トランスミッタがリンクのレシーバによって物理的および論理的に要求された変更を実行するかどうかを確認することです。
PCIe 4.0 規格は 2017 年に初めて導入され、64 GBps のスループットを提供し、PCIe 3.0 との互換性を維持しながら帯域幅を 2019 倍にしました。さらに、チャネル管理とエラー検出メカニズムを強化し、高性能ストレージやネットワーク アプリケーションなどの高帯域幅要件のサポートを追加しました。ただし、SSD では 3000 年まで利用できませんでした。2019 年 4.0 月に初めて発売された AMD の Ryzen 16 シリーズ CPU は、PCIe 570 xXNUMX をすぐにサポートする最初のデスクトップ CPU でした。完全なサポートを得るには、ユーザーは XXNUMX チップセットを搭載した新しいマザーボードが必要になります。
- PCIe 4.0
PCIe 4.0 規格は、PCIe 2017 が発売されてから 3.0 年後の 4.0 年に発売されました。前世代と比較して、PCIe 8 は伝送速度を 16 Gb/s から 4.0 Gb/s に向上させ、ソフトウェアからクロック アーキテクチャ、機械インターフェイスまで、前世代のテクノロジと完全に互換性があります。プロトコルとエンコーディングの観点から見ると、PCIe 3.0 は 128/130 ビット エンコーディングなど、PCIe 4.0 と多くの共通点があります。一見すると、PCIe 3.0 と PCIe 3.0 の共通点は、PCIe 2.0 と PCIe XNUMX の共通点よりも多くなっています。ただし、デバイスの速度が上がると、同じチャネルを介してより高い周波数が自動的に送信されます。挿入損失、つまり減衰は、電気信号の送信中にリンク内の抵抗によって発生し、周波数が増加すると増加します。
16 GT/s では、PCIe 4.0 信号は一般的な FR4 チャネル (最も一般的なプリント基板材料) で大幅に減衰します。したがって、4.0GT/s (PCIe 16) での信号損失は 4.0 GT/s (PCIe 8) での信号損失よりもはるかに大きいため、PCIe 3.0 設計で信号の整合性を確保するには追加のテストが必要です。PCIe 4.0 では、チャネルの範囲を拡張し、特にシステム テストの複雑さを増やすために、仕様にタイマー セクションが追加されています。テストの複雑さが増しても、3.0 GT/s での PCIe 8 のテスト時間は 4.0 GT/s での PCIe 16 のテスト時間よりも長くなります。これは、PCIe 3.0 では、短い、中程度、長いという 4.0 つの異なるチャネル シナリオをテストする必要があるのに対し、PCIe XNUMX では長いチャネル シナリオのみをテストする必要があるためです。
PCIe 3.0 と同様に、PCIe 4.0 は「クローズド アイ」仕様と呼ばれることもあります。つまり、たとえ完璧なトランスミッター、つまりジッターが実質的にゼロのトランスミッターを使用していたとしても、トランスミッターをチャネルに接続すると、シンボル間干渉によって「アイ」が閉じられます。PCIe 4.0 信号が正常に送信されるかどうかは、レシーバーのイコライゼーション戦略によって「アイ」が開くかどうかによって決まります。4.0 GT/s をサポートする PCIe 16 デバイスが、4.0 GT/s をサポートする別の PCIe 16 デバイスにリンクする場合、リンク イコライゼーションには 8 つの手順があります。まず、16 GT/s でリンクが確立され、成功した場合は、リンク イコライゼーション プロセスがもう一度繰り返され、4.0 GT/s が達成されます。PCIe XNUMX の場合、設計者はシステムのパフォーマンス変動に対する許容度を評価する必要があります。信号パフォーマンスはカードごとに異なるため、パフォーマンス変動を理解することは不可欠です。これらの違いにより、チャネル損失、クロストーク、チャネルの非一貫性が増加し、システム ノイズが増加し、ジッタ パフォーマンスが低下し、信号アイが閉じることになります。
- PCIe 5.0
PCIe 5.0 規格は 2019 年 128 月にリリースされ、5.0 GBps のスループットを実現しながら、信号の整合性とビット エラー レート (BER) 制御を改善し、人工知能や高性能コンピューティング (HPC) で使用されるような高性能デバイスをサポートします。この仕様は、以前の世代の PCIe と下位互換性があります。Intel は CPU に PCIe 5.0 を採用した最初の企業であり、Alder Lake プラットフォームは PCIe XNUMX 規格をサポートしています。
PCIe4.0 以降、PCIe のイテレーション速度は大幅に加速しています。PCIe4.0 の市場はまだ盛り上がっておらず、PCI-SIG は 5.0 年 2019 月に PCIe 32 仕様をリリースし、低消費電力と前世代との下位互換性を維持しながら、伝送速度を 5.0 GT/s に倍増しました。PCIe 128 は、x16 構成で 400 GB/s のスループットを約束し、データセンターで 5.0GE の速度を実現します。PCIe 400 と 5GE の速度はどちらも、人工知能 (AI)、機械学習、ゲーム、ビジュアル コンピューティング、ストレージ、ネットワークなどのアプリケーションをサポートします。これらの進歩により、5.0G、クラウド コンピューティング、ハイパースケール データセンターでのイノベーションが可能になります。PCIe 4.0 規格は、4.0 に基づく比較的シンプルな拡張です。 PCIe XNUMX と同じ Tx および Rx テスト方法を使用するほか、受信機のストレス ジッター テストの「アイ」の幅と高さを校正するための同様の方法も使用します。
新しい規格では、レイテンシがさらに短縮され、長距離アプリケーションでの信号損失にも対応しています。PCIe 5.0 では、PCIe 128 で初めて導入された 130b/3.0b エンコード方式と、互換性のある CEM コネクタを使用しています。PCIe 5.0 の新機能はイコライゼーション バイパス モードです。これにより、2.5 GT/s から 32 GT/s へのトレーニングを直接実行できるようになり、リンクの初期化が高速化されます。これにより、送信機、チャネル、受信機の条件 (組み込みシステムなど) を備えたシステムでのリンク起動時間が短縮され、32 GT/s でのリンク イコライゼーション テスト用の新しいトレーニング パスが提供されます。一般に、速度の向上が必要な場合や、信号の整合性とコネクタの機械的堅牢性を向上させるために電気的な変更が実装されている場合以外は、仕様はわずかに変更されています。
PCIe規格を定義するPCI-SIGは、PCIe 4.0とPCIe 5.0がしばらく共存し、AIワークロードやネットワークアプリケーション用のGPUなど、最大スループットを必要とする高性能ニーズにはPCIe 5.0が使用されると予想していました。そのため、PCIe 5.0は主にデータセンター、ネットワーク、高性能コンピューティング（HPC）のエンタープライズ環境で使用され、デスクトップコンピューターで使用されるようなそれほど集中的ではないアプリケーションではPCIe 4.0が使用されると予測されています。6.0年にリリースされた最新のPCIe 2022規格の帯域幅は再び8倍になり、チャネルあたりXNUMXGB/秒に大幅に増加し、相互接続にも大きな変化がもたらされました。
- PCIe 6.0
PCI-SIGは6.0年2022月にPCIe 6.0仕様を発表しました。PCIe 4テクノロジーは、パルス振幅変調4（PAM6.0）信号エンコーディングを使用する最初のPCI Express規格であり、PCIe 5.0デバイスは同じチャネル帯域幅を維持しながら、PCIe 6.0デバイスの64倍のスループットを実現できます。PCIe 6.0テクノロジーは、低消費電力と下位互換性を維持しながら、最大256 GT/sに到達できます。PCIe 16は、x800構成で800GB/sのスループットを約束し、データセンターで6.0GEの速度を実現します。5GEとPCIe XNUMXの速度は共同で、AI、機械学習、ゲーム、ビジュアルコンピューティング、ストレージ、ネットワークなどのアプリケーションをサポートし、XNUMXG、クラウドコンピューティング、ハイパースケールデータセンターなどの分野の発展を促進します。
PCIe 6.0 は高次変調フォーマット PAM4 信号を使用します。これは PCIe 5.0 テクノロジのメジャー アップグレードです。ただし、Tx および Rx テストには同じ高レベルの方法論を使用しますが、PAM4 に固有の新しいトランスミッタ測定エンコーディングがいくつか追加されています。以前の世代と同様に、PCIe 6.0 デバイスは 64 GT/s 動作のためにトランスミッタとレシーバのイコライゼーションを採用し、前方誤り訂正 (FEC) を必要とします。これらの電気的な変更に加えて、PCIe 6.0 ではフロー制御ユニット (FLIT) エンコーディングが導入されています。物理層の PAM4 とは異なり、FLIT エンコーディングは論理層で使用され、データを固定サイズのパケットに分割します。PCIe 6.0 はトランザクションの送信を FLIT 単位で実行します。各 FLIT には 256 B のデータ (1 FLIT = 236B TLP + 6B DLP + 8B CRC + 6B FEC = 256B) があり、各 B のデータは 4 UI を占有します。
さらに、FLITエンコーディングにより、以前のPCIe仕様の128B/130BエンコーディングとDLLP（データリンク層パケット）オーバーヘッドも排除され、TLP（トランザクション層パケット）効率が大幅に向上します。 PCIe 6.0にはより多くの利点があり、6.0年以上提案されていますが、PCIe 5.0がまだ完全に普及していないため、PCIe 6.0がユーザーに提供される時期については不確実な点が多くあります。 現在、AIワークロード用のグラフィックス処理ユニット、高スループットのネットワークアプリケーション、異種コンピューティングアーキテクチャ下でのデータ相互作用の高速道路となるCompute Express Link（CXL）テクノロジなど、高性能でスループットの高いアプリケーションでは、PCIe 6.0がより必要です。 PCIe 64インターフェースは、前世代との下位互換性を維持しながら転送速度を256 GT/sに倍増し、同じ最大16レーンでXNUMX GB/sのスループットを提供します。
PAM-4電気信号変調方式: 従来の非ゼロ復帰 (NRZ) 信号の代わりに、64 つの電圧レベルを持つパルス振幅信号が使用され、XNUMX つのアイ ダイアグラムを生成できます。プリコーディングと前方誤り訂正 (FEC) により、それぞれアナログ エラーとデジタル エラーを削減できます。このソリューションは、低遅延で XNUMXGT/s の帯域幅を提供できます。
フロー制御ユニット (FLIT) パケットトランスポート: この新しいパケット トランスポート アーキテクチャ (FEC で必要) は、増加した帯域幅をサポートするだけでなく、システムが増加した帯域幅を処理できるようにします。
L0p 低電力状態: システム内の帯域幅の需要が減少すると、新しい L0p 低電力状態により一部のチャネルがスリープ モードに入ることができるため、リンクが常にアップ状態を維持しながら電力消費を最適化できます。
データの整合性とセキュリティ保護: この仕様では、低帯域幅レベルでデータ オブジェクト交換 (DOE) を PCIe セキュリティ ビルディング ブロックとして使用し、暗号化されたデータとキーを使用します。コンポーネント測定認証 (CMA) は、ファームウェアの暗号化署名を提供します。整合性とデータ暗号化 (IDE) は、物理的な攻撃を防ぐためにシステムにパケット レベルのセキュリティを提供します。IDE をコントローラと結合することで、64GT/s の高帯域幅速度で効率的なセキュリティ保護を提供できます。
- PCIe 7.0
AMDが最初にPCIe 4.0をリリースした後、Intelは昨年PCIe 5.0の普及を始めました。PCIe 6.0仕様は今年初めに発表されたばかりですが、標準化団体PCI SIGは正式にPCIe 7.0の開発を発表し、コアパラメータをプレビューしました。以前の世代の変更と同様に、PCIe 7.0はPCIe 6.0に基づいて帯域幅をさらに128倍の16GT/sにし、x512チャネルは両方向で2GB/sに達することができます。SSDで一般的に使用されるx4/x64チャネルでも、理論上のピーク速度はそれぞれ128GB/sとXNUMXGB/sに増加します。
詳細について言えば、PCIe 7.0は6.0と同様に、新しいPAM4変調と1b/1bエンコーディングを使用しています。PCIe 7.0は下位互換性を維持していることは特筆に値します。PCI SIG組織は、次のドラフトではチャネルパラメータの最適化とエネルギー効率の向上に重点を置くと述べています。計画によると、PCIe 7.0規格は2025年に完成し、2028年頃まで完全に普及しないと考えられています。私たちは新技術の推進に全力を尽くしていますが、質問があります。PCIe 6.0製品が正式にリリースされるまでにどれくらいの時間がかかりますか？