Recientemente, Synopsys anunció la primera solución IP PCIe 7.0 completa de la industria, que incluye controlador, módulo de seguridad IDE, PHY e IP de verificación. Entre ellos, la IP de verificación ya está disponible, y se prevé que el controlador PCIe 7.0 (con función de seguridad IDE) y PHY IP para procesos avanzados estén completamente disponibles a principios de 2025. La solución IP mejora la eficiencia energética de la interconexión hasta en un 50 por ciento y duplica el ancho de banda de interconexión para el mismo perímetro de chip en comparación con la generación anterior PCIe.
Además, PCIe 7.0 PHY IP de Synopsys proporciona una excelente integridad de la señal, hasta 128 Gb/s por carril, y se integra perfectamente con la solución IP del controlador CXL de Synopsys. También proporciona excelentes capacidades de integridad de señal y cifrado de datos para prevenir eficazmente ataques de hardware y, al mismo tiempo, respaldar la interoperabilidad de un amplio ecosistema. El lanzamiento de este programa ha recibido un fuerte apoyo de muchas empresas tecnológicas líderes en todo el mundo. incluidos Intel, Astera Labs, Enfabrica, Kandou, Rivos y Pastilla.
¿Qué se actualiza exactamente en PCIe 7.0? En primer lugar, no hay duda de que la tarifa de datos se ha vuelto a duplicar. La velocidad de datos de PCIe 6.0 es 64GT/s y la de 7.0 es 128GT/s, ¡lo cual es asombroso! La velocidad de un solo carril es 128GT, que es de 16 GB/s cuando se convierte en GB. Un SSD normalmente tiene 4 carriles, que son 64 GB/s. Cuando aparezca PCIe 7.0, la velocidad de transferencia NAND ya no será un cuello de botella, aunque los 3600MT/s actuales no pueden soportar la velocidad de PCIe 7.0.
Es previsible que pronto esté disponible 4800MT/5600MT NAND. A medida que la velocidad de datos continúa duplicándose, plantea desafíos muy importantes para la transmisión de señales eléctricas. Dado que cualquier PCB tiene resistencia, capacitancia e inductancia parásitas, una velocidad de datos demasiado rápida significa dV/dt demasiado alto. Dado que la corriente I = C*dV/dt, una corriente tan grande inevitablemente provocará una oscilación en un circuito RCL, lo que distorsionará toda la señal y provocará que la tasa de error de transmisión de datos se salga de control. Entonces, vemos que a partir de PCIe 6.0, PCI-SIG ha modificado el método de modulación de la señal, pasando de NRZ a PAM4.
El desarrollo de PCIe
Revisión de PCIe 1.0 a 6.0
La tecnología PCI debutó en 1992, admitiendo un rendimiento máximo de 133 MB/s y una velocidad de reloj de 33 MHz, y rápidamente se convirtió en el bus estándar para conectar componentes de sistemas informáticos. Luego, en 1998, PCI-X (extensiones PCI) proporcionó el mayor ancho de banda requerido por la industria. En 2004, un grupo de ingenieros de Intel formó el Grupo de Trabajo Arapaho para desarrollar un nuevo estándar, y posteriormente otras empresas se unieron al grupo. El nuevo estándar consideró varios nombres antes de ser determinado formalmente como PCI Express (PCIe).
Hasta cierto punto, PCIe es el sucesor de PCI porque tiene funciones similares, pero PCIe es en realidad un diseño completamente diferente de PCI. PCIe se parecía más a una red integrada que a las muchas interfaces paralelas antiguas de la era PCI, y la industria finalmente pasó con éxito al estándar PCIe 1.0 ese año.
El estándar original, PCIe 1.0a, tiene una velocidad de transferencia de datos de 250 MB/s por carril, para una velocidad de transferencia agregada de 2.5 GT/s (gigatransferencias por segundo) y, al igual que otros buses serie, el rendimiento a menudo se mide en transferencias por segundo. para evitar contar los bits generales como "datos". PCIe 1.0a utiliza un esquema de codificación 8b/10b, por lo que sólo el 80% de los bits transmitidos son en realidad "datos". Los bits superiores tienen dos funciones principales. En primer lugar, garantizan que la interfaz serie siempre tenga suficientes transiciones de reloj para recuperar el reloj. En segundo lugar, garantizan que no haya corriente continua neta.
Después de eso, el estándar PCIe comenzó a actualizarse periódicamente y su velocidad de transmisión siguió aumentando. Dado que PCIe se utiliza principalmente en PC y servidores basados en procesadores Intel, el nuevo estándar entrará en vigor tan pronto como Intel lance un procesador que utilice PCIe en la práctica. La idea general detrás de la evolución del estándar es seleccionar una tasa de transferencia que pudiera fabricarse en los principales nodos de proceso de la época. Sin embargo, debido a su ubicuidad, la mayoría de los diseños que requieren un bus periférico de alto rendimiento utilizan PCIe independientemente de la arquitectura subyacente, como los requisitos de PCIe especificados en la especificación de arquitectura del sistema base de Arm Server.
PCIe 2.0, introducido en 2007, duplicó la velocidad de transferencia, pero mantuvo el esquema de codificación sin cambios, duplicó el ancho de banda y era compatible con el estándar PCIe 1.0. También mejoró el procesamiento de la capa de enlace de datos, admitió una administración de energía más eficiente y mejoró la integridad de los datos y la estabilidad de la transmisión de señales.
PCIe 3.0, introducido en 2010, cambió a un esquema de codificación 128b/130b más eficiente y agregó una función de codificación usando un polinomio binario conocido, que logró un buen equilibrio de 0 y 1 en términos de recuperación de reloj y sin compensación de CC. Esto también mejora en gran medida las tasas de transferencia, con la interfaz PCIe 16 de 3.0 carriles capaz de alcanzar hasta 15.7 GB/s. Hoy en día, PCIe 3.0 es la versión de PCIe más ampliamente implementada en dispositivos enviados al mercado. Por ejemplo, la TPU de tercera generación de Google usa PCIe 3.0, y el estándar USB4 ampliamente utilizado actualmente también se basa en PCIe 3.0.
- PCIe 3.0
La primera generación del estándar PCIe 1.0 se lanzó en 2003 y admite una velocidad de transmisión de 2.5 GT/S por canal y una velocidad de datos de 250 MB/S por canal. Con el avance de la tecnología, a principios de 2007 se lanzó la segunda generación de PCIe, con una velocidad de transmisión de 5 GT/s por canal y un rendimiento (ancho de banda) duplicado a 500 MB/s por canal. Sin embargo, dado que la sobrecarga del esquema de codificación 8b/10b representa el 20%, el ancho de banda de transmisión de un solo carril es de 4 Gb/s. PCIe 3.0 y versiones posteriores utilizan una codificación 128b/130b más eficiente, lo que reduce la sobrecarga al 1.5%. Al reducir la relación de sobrecarga, el ancho de banda de transmisión de carril único de PCIe3.0 se duplica a 8 Gb/s en comparación con PCIe2.0, manteniendo al mismo tiempo la compatibilidad con la interfaz mecánica y el software de la versión PCle 2.0.
Con total compatibilidad con versiones anteriores, PCIe 3.0 proporciona la misma topología que PCIe 2.0 para configuraciones de cliente y servidor. Las tarjetas PCIe 1.x y 2.x se pueden insertar sin problemas en ranuras compatibles con PCIe 3.0 y viceversa, lo que permite que estas configuraciones funcionen al nivel de rendimiento máximo negociado. La especificación PCIe 3.0 incluye las especificaciones Base y CEM (Card Electromechanical). La parte eléctrica de la especificación básica define el rendimiento eléctrico a nivel de circuito integrado (IC) y admite señalización de 8 GT/s. El diagrama de ojo es una herramienta de análisis en el dominio del tiempo comúnmente utilizada en el campo de las comunicaciones. Se puede utilizar para evaluar la integridad de la señal y la calidad de la transmisión en sistemas de comunicación digitales (el gráfico que muestra el osciloscopio es muy similar al del ojo humano, por eso se le llama "diagrama de ojo").
A medida que la tasa de transferencia de PCIe aumenta con cada iteración del estándar, la calidad de la señal también se verá afectada. Como se muestra en el cierre del diagrama de ojo en la figura siguiente, la calidad de la señal disminuye a medida que aumenta la longitud del canal. A medida que aumentan la velocidad y la distancia del canal, la prueba de verificación de la capa física se vuelve más desafiante. La velocidad de 8 GT/s en PCIe 3.0 degrada gravemente la señal en el receptor, lo que se mostrará como un cierre del diagrama de ojo (desecualización) en un osciloscopio. Para lograr una comunicación precisa, el transmisor y el receptor deben equilibrar los niveles de voltaje que componen los 1 y 0, y utilizar técnicas como la ecualización y la desacentuación para que el receptor pueda ver los datos con claridad.
Diagrama de ojo PCIe 3.0
El estándar PCIe 3.0 agrega las funciones de ecualización del receptor y reducción de énfasis del transmisor, que son fundamentales para lograr velocidades de 8 GT/s y superiores. La ecualización puede realizarse en el transmisor, el receptor o ambos. PCIe 1.x y PCIe 2.x especifican una forma simple de ecualización llamada desacentuación del transmisor. La falta de énfasis reduce la energía de baja frecuencia recibida por el receptor, mientras que la ecualización reduce el impacto de mayores pérdidas de canal en altas frecuencias. La ecualización del receptor requiere la implementación de varios tipos de algoritmos, siendo los dos más comunes la retroalimentación lineal y la retroalimentación de decisión (DFE).
La ecualización de desacentuación del transmisor se produce en el transmisor, mientras que el preénfasis DFE se produce en el receptor. La ecualización del receptor también puede incluir ecualización lineal en tiempo continuo (CTLE) junto con DFE. Para aumentar la distancia de transmisión entre el transmisor y el receptor, PCIe 3.0 introduce un proceso de adaptación de ecualización activa donde el receptor puede ajustar la señal previa al pico del transmisor y el énfasis para lograr el rendimiento de ecualización que mejor se adapte a su línea de transmisión específica. Este rendimiento requiere una prueba de capa física completamente nueva, concretamente una prueba de ecualización de enlace tanto del receptor como del transmisor. El propósito de la prueba del receptor de ecualización de enlace es verificar si el receptor puede ajustar la ecualización del transmisor de su enlace en las peores condiciones de estrés, mientras que el propósito de la prueba del transmisor de ecualización de enlace es verificar si el transmisor realiza los cambios física y lógicamente. solicitado por el receptor del enlace.
El estándar PCIe 4.0 se introdujo por primera vez en 2017 y proporciona un rendimiento de 64 GBps, duplicando el ancho de banda y manteniendo la compatibilidad con PCIe 3.0. Además, fortalece los mecanismos de gestión de canales y detección de errores y agrega soporte para mayores requisitos de ancho de banda, como aplicaciones de redes y almacenamiento de alto rendimiento. Sin embargo, no estuvo disponible para SSD hasta 2019. Las CPU de la serie Ryzen 3000 de AMD, lanzadas por primera vez en julio de 2019, fueron las primeras CPU de escritorio que admitieron PCIe 4.0 x16 de fábrica. Para obtener soporte completo, los usuarios necesitarán una nueva placa base que ejecute el chipset X570.
- PCIe 4.0
El estándar PCIe 4.0 se lanzó en 2017, siete años después del lanzamiento de PCIe 3.0. En comparación con la generación anterior, PCIe 4.0 aumenta la velocidad de transmisión de 8 Gb/s a 16 Gb/s y es totalmente compatible con generaciones anteriores de tecnología, desde software hasta arquitectura de reloj e interfaz mecánica. Desde una perspectiva de protocolo y codificación, PCIe 4.0 tiene muchas cosas en común con PCIe 3.0, incluida la codificación de 128/130 bits. A primera vista, PCIe 4.0 tiene más en común con PCIe 3.0 que PCIe 3.0 con PCIe 2.0. Sin embargo, cuando se aumenta la velocidad de un dispositivo, se envían automáticamente frecuencias más altas a través de los mismos canales. La pérdida de inserción, o atenuación, es causada por la resistencia en el enlace durante la transmisión de señales eléctricas y aumenta al aumentar la frecuencia.
A 16 GT/s, las señales PCIe 4.0 se atenúan significativamente en un canal FR4 típico (el material de placa de circuito impreso más común). Por lo tanto, se requieren pruebas adicionales para garantizar la integridad de la señal en los diseños PCIe 4.0 porque la pérdida de señal a 16 GT/s (PCIe 4.0) es mucho mayor que la pérdida de señal a 8 GT/s (PCIe 3.0). PCIe 4.0 agrega una sección de temporizador a la especificación para ampliar la gama de canales y aumentar específicamente la complejidad de las pruebas del sistema. Incluso con la mayor complejidad de las pruebas, los tiempos de prueba para PCIe 3.0 a 8 GT/s son mayores que los tiempos de prueba para PCIe 4.0 a 16 GT/s. Esto se debe a que PCIe 3.0 necesita probar tres escenarios de canal diferentes: corto, mediano y largo, mientras que PCIe 4.0 solo necesita probar el escenario de canal largo.
Al igual que PCIe 3.0, PCIe 4.0 a veces se denomina especificación de “ojos cerrados”. Esto significa que incluso si tiene un transmisor perfecto y un transmisor con esencialmente cero fluctuaciones, cuando conecta el transmisor a un canal, la interferencia entre símbolos obligará al "ojo" a cerrarse. La transmisión exitosa de la señal PCIe 4.0 depende de si la estrategia de ecualización del receptor puede abrir sus "ojos". Cuando un dispositivo PCIe 4.0 que admite 16 GT/s se vincula a otro dispositivo PCIe 4.0 que admite 16 GT/s, hay dos pasos para vincular la ecualización. Primero, el enlace se establece a 8 GT/s y, si tiene éxito, el proceso de ecualización del enlace se repite una vez más para alcanzar 16 GT/s. Para PCIe 4.0, los diseñadores deben evaluar la tolerancia de su sistema a las variaciones de rendimiento. Comprender las variaciones de rendimiento es esencial porque el rendimiento de la señal varía de una tarjeta a otra. Estas diferencias conducen a una mayor pérdida de canal, diafonía e incoherencia de canal, lo que resulta en más ruido del sistema, degradación del rendimiento de la fluctuación y cierre de los ojos de la señal.
- PCIe 5.0
El estándar PCIe 5.0 se lanzó en mayo de 2019, brindando un rendimiento de 128 GBps al tiempo que mejora la integridad de la señal y el control de la tasa de error de bits (BER), y admite dispositivos de mayor rendimiento, como los utilizados en inteligencia artificial y computación de alto rendimiento (HPC). Esta especificación es compatible con generaciones anteriores de PCIe. Intel es la primera empresa en adoptar PCIe 5.0 en su CPU, cuya plataforma Alder Lake admite el estándar PCIe 5.0.
Desde PCIe4.0, la velocidad de iteración de PCIe se ha acelerado significativamente. El mercado de PCIe4.0 aún no se ha calentado, y PCI-SIG lanzó la especificación PCIe 5.0 en mayo de 2019, duplicando la velocidad de transmisión a 32 GT/s mientras mantiene un bajo consumo de energía y compatibilidad con generaciones anteriores. PCIe 5.0 promete un rendimiento de 128 GB/s en una configuración x16, lo que permite velocidades de 400 GE en el centro de datos. Las velocidades PCIe 5.0 y 400GE admiten aplicaciones como inteligencia artificial (IA), aprendizaje automático, juegos, informática visual, almacenamiento y redes. Estos avances están permitiendo innovaciones en 5G, computación en la nube y centros de datos a hiperescala. El estándar PCIe 5.0 es una extensión relativamente simple basada en 4.0. Utiliza los mismos métodos de prueba de Tx y Rx que PCIe 4.0, así como métodos similares para calibrar el ancho y la altura del "ojo" para las pruebas de tensión del receptor.
El nuevo estándar reduce aún más la latencia y es compatible con la pérdida de señal en aplicaciones de larga distancia. PCIe 5.0 utiliza el esquema de codificación 128b/130b que debutó en PCIe 3.0 y conectores CEM compatibles. Una nueva característica de PCIe 5.0 es el modo de derivación de ecualización, que permite el entrenamiento desde 2.5 GT/s directamente a 32 GT/s, acelerando la inicialización del enlace. Esto ayuda a reducir el tiempo de inicio del enlace en sistemas con condiciones de transmisor, canal y receptor (como sistemas integrados) y proporciona una nueva ruta de entrenamiento para pruebas de ecualización de enlaces a 32 GT/s. Generalmente, hay cambios menores en las especificaciones, excepto cuando se necesitan aumentos de velocidad o se implementan cambios eléctricos para mejorar la integridad de la señal y la robustez mecánica del conector.
El PCI-SIG, que define el estándar PCIe, esperaba que PCIe 4.0 y PCIe 5.0 coexistieran durante algún tiempo, con PCIe 5.0 utilizado para necesidades de alto rendimiento que requieren el máximo rendimiento, como GPU para cargas de trabajo de IA y aplicaciones de red. Por lo tanto, se prevé que PCIe 5.0 se utilice principalmente en centros de datos, redes y entornos empresariales de computación de alto rendimiento (HPC), mientras que aplicaciones menos intensivas, como las utilizadas por computadoras de escritorio, pueden usar PCIe 4.0. El ancho de banda del último estándar PCIe 6.0 lanzado en 2022 ha vuelto a duplicarse, aumentando significativamente hasta los 8 GB/s por canal, y también ha logrado enormes cambios en la interconexión.
- PCIe 6.0
PCI-SIG lanzó la especificación PCIe 6.0 en enero de 2022. La tecnología PCIe 6.0 es el primer estándar PCI Express que utiliza codificación de señal de modulación de amplitud de pulso 4 (PAM4), lo que permite que los dispositivos PCIe 6.0 alcancen el doble de rendimiento que los dispositivos PCIe 5.0 manteniendo el mismo Canal de Banda ancha. La tecnología PCIe 6.0 puede alcanzar hasta 64 GT/s manteniendo un bajo consumo de energía y compatibilidad con versiones anteriores. PCIe 6.0 promete un rendimiento de 256 GB/s en una configuración x16, lo que permite velocidades de 800 GE en el centro de datos. La velocidad de 800GE y PCIe 6.0 respaldan conjuntamente aplicaciones como IA, aprendizaje automático, juegos, computación visual, almacenamiento y redes para promover el desarrollo de 5G, computación en la nube, centros de datos a hiperescala y otros campos.
PCIe 6.0 utiliza la señal PAM4 con formato de modulación de alto orden, que es una actualización importante de la tecnología PCIe 5.0. Sin embargo, utiliza la misma metodología de alto nivel para las pruebas de Tx y Rx al tiempo que agrega algunas codificaciones de medición de transmisor nuevas específicas para PAM4. Al igual que las generaciones anteriores, los dispositivos PCIe 6.0 emplean ecualización de transmisor y receptor para un funcionamiento de 64 GT/s y requieren corrección de errores directa (FEC). Además de estos cambios eléctricos, PCIe 6.0 introduce la codificación de la Unidad de control de flujo (FLIT). A diferencia de PAM4 en la capa física, la codificación FLIT se utiliza en la capa lógica para dividir los datos en paquetes de tamaño fijo. PCIe 6.0 realiza la transmisión de transacciones en unidades de FLIT. Cada FLIT tiene 256 B de datos (1 FLIT = 236B TLP + 6B DLP + 8B CRC + 6B FEC = 256B), y cada B de datos ocupa 4 UI.
Además, la codificación FLIT también elimina la codificación 128B/130B y la sobrecarga de DLLP (paquete de capa de enlace de datos) de las especificaciones PCIe anteriores, lo que mejora significativamente la eficiencia de TLP (paquete de capa de transacción). Aunque PCIe 6.0 tiene más ventajas y se ha propuesto durante más de un año, existen muchas incertidumbres sobre cuándo estará disponible PCIe 6.0 para los usuarios, ya que PCIe 5.0 aún no se ha popularizado por completo. En la actualidad, las aplicaciones de alto rendimiento y rendimiento requieren más PCIe 6.0, como unidades de procesamiento de gráficos para cargas de trabajo de IA, aplicaciones de red de alto rendimiento y la tecnología Compute Express Link (CXL), que se convierte en la autopista para la interacción de datos bajo una arquitectura informática heterogénea. La interfaz PCIe 6.0 duplica la velocidad de transferencia a 64 GT/s mientras mantiene la compatibilidad con generaciones anteriores, proporcionando un rendimiento de 256 GB/s con el mismo máximo de 16 carriles.
Esquema de modulación de señal eléctrica PAM-4: En lugar de utilizar la señal tradicional sin retorno a cero (NRZ), se utiliza una señal de amplitud de pulso con cuatro niveles de voltaje, que puede producir un diagrama de ojo de tres ojos. La precodificación y la corrección de errores directos (FEC) pueden reducir los errores analógicos y digitales, respectivamente. La solución puede proporcionar un ancho de banda de 64GT/s con baja latencia.
Transporte de paquetes de la unidad de control de flujo (FLIT): Esta nueva arquitectura de transporte de paquetes (requerida por FEC) no solo admite el mayor ancho de banda sino que también permite que el sistema maneje el mayor ancho de banda.
Estado de bajo consumo L0p: Cuando la demanda de ancho de banda en el sistema disminuye, el nuevo estado de bajo consumo L0p permite que algunos canales entren en modo de suspensión, optimizando así el consumo de energía y garantizando que el enlace siempre permanezca activo.
Integridad de datos y protección de seguridad: La especificación utiliza Data Object Exchange (DOE) como componente básico de seguridad PCIe en niveles de ancho de banda más bajos y utiliza claves y datos cifrados. La autenticación de medición de componentes (CMA) proporciona firma criptográfica del firmware. Integridad y cifrado de datos (IDE) proporciona seguridad a nivel de paquetes para que el sistema evite ataques físicos. Al acoplar IDE con el controlador, puede proporcionar una protección de seguridad eficiente a una alta velocidad de ancho de banda de 64GT/s.
- PCIe 7.0
Después de que AMD lanzara por primera vez PCIe 4.0, Intel comenzó a popularizar PCIe 5.0 el año pasado. Aunque la especificación PCIe 6.0 se anunció a principios de este año, la organización de estándares PCI SIG anunció oficialmente el desarrollo de PCIe 7.0 y adelantó los parámetros principales. De manera similar a los cambios en las generaciones anteriores, PCIe 7.0 duplica nuevamente el ancho de banda basado en PCIe 6.0 a 128 GT/s, y el canal x16 puede alcanzar 512 GB/s en ambas direcciones. Incluso para los canales x2/x4 que se usan comúnmente en los SSD, las velocidades máximas teóricas se incrementan a 64 GB/s y 128 GB/s respectivamente.
En cuanto a los detalles, PCIe 7.0, al igual que 6.0, utiliza la nueva modulación PAM4 y la codificación 1b/1b. Vale la pena mencionar que PCIe 7.0 aún mantiene la compatibilidad con versiones anteriores. La organización PCI SIG afirmó que el próximo borrador se centrará en optimizar los parámetros del canal y mejorar la eficiencia energética. Según el plan, el estándar PCIe 7.0 se completará en 2025, y se cree que no se popularizará por completo hasta alrededor de 2028; aunque estamos haciendo todo lo posible para promover nuevas tecnologías, me gustaría hacer una pregunta: ¿cuánto tiempo pasará antes de que veamos productos PCIe 6.0 lanzados oficialmente?