¿Cómo se probó el módulo transceptor 400G QSFP-DD?

El módulo transceptor 400G QSFP-DD es la especificación de paquete principal para las interfaces de cliente 400G. El siguiente artículo compartirá los factores clave para realizar pruebas, solucionar problemas y verificar con éxito los módulos QSFP-DD para diseñadores de redes ópticas, fabricantes de componentes de redes y usuarios finales.

Las velocidades de interfaz de cliente están aumentando de manera constante, con tasas típicas que aumentan al menos diez veces cada década. 100GE se ha implementado ampliamente a través de la interfaz QSFP28, y estamos en las primeras etapas de la implementación de 400G. IEEE1 desarrolló el estándar de interfaz de cliente Ethernet 400G como parte de 802.3.bs, que se estandarizó oficialmente en diciembre de 2017. Los primeros usuarios están utilizando la especificación de paquete CFP-8, pero el mercado más amplio se centra en QSFP-DD, que permite un grado de compatibilidad con versiones anteriores de QSFP28, ampliamente adoptado.

Debido a que Ethernet tiene una amplia gama de aplicaciones y está disponible con una variedad de PMD (dependientes del medio físico), permite que una única ranura “QSFP-DD” admita una gran cantidad de aplicaciones, que van desde varios metros de cable DAC de cobre pasivo hasta 80 km de ZR coherente. También hay algunas empresas que se centran en las especificaciones de empaquetado OSFP. Si bien no es tan extenso ni compatible con versiones anteriores, ofrece algunas ventajas en términos de integridad de la señal eléctrica y gestión térmica. La mayor parte de lo que sigue sobre QSFP-DD se aplica a OSFP y a la familia VIAVI ONT, que admite muchas aplicaciones basadas en OSFP.

400G se basa en la modulación de alto orden (PAM-4) tanto para la interfaz del módulo eléctrico al host como para el PMD eléctrico u óptico. La modulación PAM-4 se usa para maximizar la capacidad de datos para un ancho de banda dado, pero presenta desafíos significativos en términos de complejidad y rendimiento, lo que también significa que el enlace requiere codificación de corrección de errores de reenvío (FEC) para implementar una transmisión de datos confiable.

¿Por qué elegir QSFP-DD?

100G Ethernet se implementó en 2008 con diseños iniciales basados ​​en módulos conectables CFP. La segunda generación de sistemas migró a CFP2 (o CPAK de un importante fabricante de equipos) y luego eligió QSFP28, lo que impulsó una adopción de volumen generalizada y rentable. CFP4 fue un desafío anterior para QSFP28, pero QSFP28 impulsó un crecimiento significativo de 100 G debido a muchos factores. La industria es consciente de la importancia de las especificaciones de empaque y quiere minimizar la complejidad adicional y los desafíos de costos asociados con la evolución de varios pasos de las especificaciones de empaque de 400G. CFP8 permite a los usuarios principiantes desarrollar y validar 400G. Sin embargo, no cumplió con los requisitos de densidad, potencia, costo y "compatibilidad", por lo que la industria adoptó rápidamente QSFP-DD como objetivo. Y a alguien se le ocurrió una alternativa, OSFP, que brinda excelentes soluciones técnicas, pero no satisfacía la necesidad urgente de soporte de interfaz de los transceptores heredados tradicionales. En principio, el puerto óptico QSFP-DD podría admitir el módulo óptico QSFP-28 tradicional; esto permitiría a los fabricantes de conmutadores enviar dispositivos de 400 G que podrían enviarse junto con módulos de 100 G, y la actualización in situ sería un simple reemplazo de módulo.

Se han realizado algunas mejoras en el QSFP28 existente para satisfacer las demandas de mayor ancho de banda, energía y enfriamiento del cambio a 400G. Estas mejoras incluyen una duplicación del canal del puerto eléctrico de alta velocidad (de una mejora NRZ de 4 Gbps de 25 canales a un PAM-8 de 56 Gbps de 4 canales) y una extensión del "extremo frontal" del módulo para proporcionar una mayor capacidad interna. volumen y rendimiento térmico mejorado. Además, se llevó a cabo más trabajo para mejorar la interfaz de control del módulo que conduce al estándar CMIS 4.05.

El sistema 400G QSFP-DD DR4 es una de las interfaces ópticas de cliente de 400G más comunes implementadas en 2020. Transmite 400G en forma de cuatro señales de 100G a través de fibras monomodo separadas. Tiene una amplia gama de aplicaciones en las empresas. Admite una cobertura de 500 m y puede conectarse a un enlace Ethernet de 100 G separado, lo que lo hace atractivo como una solución de 100 G de alta densidad, que puede cuadruplicar la densidad de conteo de puertos.

El sistema 400G QSFP-DD FR4 interfaz también tendrá una amplia gama de aplicaciones, incluidas las telecomunicaciones. Proporciona un presupuesto de enlace de 2 km más largo a través de una fibra óptica monomodo. El 400G es transportado por cuatro señales de 100G, cada una con una longitud de onda ligeramente diferente.

Módulos PMD 400G (dependiente del medio físico)

PMD	Alcance	Application	Tecnología
DAC	2 a 3 m	Intra-rack y servidor	Cable de cobre pasivo, 50G PAM-4 eléctrico
SR8	100 m	Empresa	Multimodo paralelo, 50G/λ – PAM-4
DR4	500 m	Centro de datos y empresa	Paralelo monomodo, 100G/λ – PAM-4
FR4	2 km	Centro de datos a gran escala	Monomodo, 100G/λ, PAM-4
LR8	10 km	Alcance de las telecomunicaciones	Monomodo, 100G/λ, PAM-4
ZR	80 km	Metro y DCI	Monomodo/coherente, PAM-4

Estándares y Temas of QSFP-DD

Muchos estándares y MSA son aplicables. También es importante comprender las pruebas críticas para cada fase del ciclo de desarrollo, desde la evaluación básica de IC a través de la integración de hardware, software y firmware del módulo, hasta la selección y aceptación del proveedor. La producción también tiene su propio conjunto de requisitos de prueba críticos.

Se requiere una sólida comprensión de documentos clave como IEEE, CMIS, QSFP-DD, MSA y OIF para diseñar, probar, verificar, fabricar e implementar con éxito dispositivos y módulos ópticos enchufables. QSFP-DD es la combinación perfecta de electrónica, óptica, mecánica, gestión térmica e integración de firmware. Todos los componentes deben funcionar juntos antes de que el módulo se pueda implementar correctamente.

Interoperabilidad

La gran ventaja del ecosistema de interfaz de cliente de Ethernet es que tenemos un conjunto de estándares sólido y claro impulsado por IEEE y otros estándares que permiten que los ecosistemas de múltiples proveedores interoperen sin recurrir a enlaces "diseñados".

Tanto la interfaz de módulo a host como la interfaz de módulo a fibra son clave para esta interoperabilidad. En la interfaz de host a módulo, nos enfocamos en tres áreas principales:

• Las rutas de datos de alta velocidad (AUI) creadas desde el chip hasta el módulo (C2M) enfrentan múltiples desafíos, incluida la integridad de la señal y el equilibrio de la señal. Si bien una parte del presupuesto de FEC se asigna a esta parte del enlace, cualquier problema con esta interfaz puede causar problemas significativos en el enlace. Los enlaces mal "sintonizados" (en términos de ecualizadores y canales) pueden generar problemas intratables, como ráfagas aleatorias o, en el peor de los casos, deslizamiento accidental de bits.
• Gestión de módulos: esta interfaz I²C basada ha evolucionado desde la gestión de mapeo de memoria básica de SFF-8636 hasta el QSFP100 de 28G y el CMIS 4.0 completo de estado complejo. Esta evolución es extremadamente desafiante para el ecosistema, y ​​un sólido conocimiento práctico de la documentación de CMIS 4.0 es clave para una gestión de módulos robusta y estable.
• Potencia del módulo: para enchufable coherente (QSFP-DD ZR) para aplicaciones DCI, los requisitos de potencia del módulo han aumentado desde unos pocos vatios a 100G hasta posiblemente cerca de 20W. Esto plantea altos requisitos para la robustez y estabilidad de la fuente de alimentación. Además, debe ser capaz de proporcionar características dinámicas y transitorias de demanda de energía cuando se activa el módulo.

Todas estas áreas están estrechamente entrelazadas y deben tratarse como un todo (especialmente en el contexto de la administración de módulos CMIS 4.0) para garantizar que los módulos funcionen sin fallas.

PAM-4

Tanto los enlaces eléctricos (módulo a interfaz de host) como los enlaces ópticos (eléctricos) están modulados por PAM-4. Este esquema de modulación de orden superior permite duplicar el número de bits enviados por unidad de tiempo. Si bien la tecnología NRZ es ampliamente utilizada y madura para altas velocidades, SERDES PAM-4 es una tecnología relativamente nueva que es más compleja y desafiante. Tenemos una amplia experiencia en el análisis de errores de bit de enlaces NRZ. Pero todavía vemos problemas con el canal NRZ de 10G a 25G utilizado en 100GE. Por lo tanto, se espera que el cambio a PAM-4 sea un desafío importante para toda la industria. Esto se complica aún más por el uso de enlaces basados ​​en FEC, que siempre tienen BER de fondo y una ecualización de canal mucho más compleja. Para ser justos, PAM-4 es un orden de magnitud más complejo que el ampliamente utilizado 25G NRZ.

FEC

Debido a que fue un desafío desarrollar un componente que pudiera proporcionar transmisiones PAM-4 sin errores, los desarrolladores usaron un FEC que podía proteger tanto la interfaz del módulo eléctrico como la interfaz óptica de módulo a módulo. Ponemos mucho esfuerzo en una comprensión cuidadosa del mecanismo de error de bits en el canal de transmisión y los componentes, y cómo se equilibra el "costo" de la lógica FEC (codificación y recepción). El “costo” de FEC incluye circuitos adicionales que consumen energía y pueden aumentar la demora de cualquier enlace.

DSP y ecualizador

A 400G, se decidió utilizar el concepto de un ecualizador de recepción eléctrica “potente” para enfrentar el transmisor en el “peor caso” y el rendimiento del canal en el “peor caso”. Esto puede conducir al cierre del patrón de ojo PAM-4 en la entrada del receptor PAM-4, por lo que el receptor PAM-4 requiere un receptor potente y posiblemente complejo para equilibrar los efectos de transmisión y canal para recuperar un patrón de ojo claro. para lograr la correcta decodificación de un símbolo dado. La complejidad del ecualizador significa que, en la mayoría de los casos, se deben implementar soluciones basadas en DSP, lo que puede tener un impacto en la potencia, el retraso, la complejidad, el rendimiento de errores de bits y la gestión o el control. Si bien los ecualizadores DSP son poderosos, la complejidad de su funcionalidad puede generar desafíos, como encontrar la mejor configuración para los toques. Además, el ecualizador a menudo se oculta detrás del firmware DSP y la API de control, lo que lo hace muy abstracto para el usuario. La medición de TDECQ6 presenta desafíos adicionales: esta medición es compleja y puede no ser consistente, lo que aumenta aún más el desafío de un ecosistema de múltiples proveedores que interopere libremente.

Lista de verificación

Siempre habrá errores de bit: los enlaces ahora siempre tienen tasas de error de bit de fondo. La "huella digital" de las estadísticas de error de bit es crucial. Los flujos BER aleatorios verdaderos suelen ser compatibles con el FEC utilizado para proteger el enlace. Pero las ráfagas, los deslizamientos y otros problemas deterministas pueden degradar gravemente la capacidad de corrección de errores de FEC. En un enlace real, BER puede ser una combinación compleja de ruido de canal óptico y eléctrico, diafonía, problemas de integridad de la señal, ráfagas, deslizamientos de bits e incluso proliferación de BER debido a ecualizadores configurados incorrectamente.

Lo que importa en última instancia es cómo funciona el FEC cuando se le da una huella digital BER específica. ¿Qué es el margen? ¿Cuánto tiempo pasará antes de que recibamos paquetes perdidos? ¿Podemos predecir el rendimiento a largo plazo para comprender la degradación del enlace? ¿Cuáles son las causas fundamentales del BER?

Se pueden utilizar varias herramientas para investigar las características de BER, desde el sesgo de error en elementos de código PAM-4 individuales hasta el análisis de ráfagas de naturaleza de deslizamiento de bits. La comprensión del sesgo de BER se puede mejorar aún más con herramientas como la variación y el sesgo del reloj.

El análisis de símbolos PAM-4 se puede utilizar para garantizar que no haya un sesgo de "nivel" en la distribución de bits erróneos. La estabilidad de los elementos fotónicos clave (como el AGC fotónico del receptor) puede verificarse aún más observando la variación en la potencia temporal de la distribución de error de PAM-4 bits (a través de un atenuador).

Es importante investigar a fondo las ráfagas de errores de bits y confirmar que son ráfagas y no deslizamiento de bits (o de símbolos). El deslizamiento generalmente está asociado con el DSP (y el firmware asociado) y no puede ser corregido por FEC. Las pruebas generales no pueden distinguir entre problemas de ráfaga causados ​​por la integridad de la señal clásica o problemas de ruido y problemas de ráfaga relacionados con el reloj y la sensibilidad de fase. Como resultado, se deben implementar una serie de nuevas herramientas y técnicas para investigar la naturaleza y la causa raíz de los errores de bit QSFP-DD.

La vista de nivel superior más simple se puede obtener observando el número de errores de elemento de código de 10 bits por palabra de código FEC de 5440 bits (KP4 FEC). Normalmente esperaríamos que un recuento por símbolo distribuido monótonamente se redujera en aproximadamente 10. Es decir, por cada símbolo/palabra de código incorrecta adicional, esperamos que la cantidad de errores se reduzca en 10. Cualquier cola larga o picos aislados son indicativos de algunos errores no causa aleatoria (sistemática). También esperamos que el número de símbolos de error aumente en un factor de 10 en el tiempo de medición. Por lo tanto, si observamos un recuento de 10 símbolos de error por palabra clave después de 10 segundos, esperamos ver 11 recuentos de símbolos de error después de unos 100 segundos.

Esta regla empírica se puede utilizar para estimar el tiempo hasta un error incorregible (16 o más errores por palabra clave). Por ejemplo, después de 100 horas de tiempo de prueba, si observamos como máximo 12 símbolos/palabras de código de error, esperaríamos la siguiente aproximación:

Símbolos erróneos	Hora	Notas
12	100 horas	Measurement
13	1000 horas	Estimado
14	~ 420 días
15	~11 ½ años
16 (error incorregible)	~ 114 años	Primer paquete descartado después de > siglo

FEC: símbolo/palabra de código de error

En el caso siguiente, la ONT funciona con un enlace de fibra de 400 G gravemente atenuado, de modo que se producen errores de bit significativos en un intervalo de 10 minutos. Esto es lo que se puede esperar de un enlace compatible. Como puede ver, la distribución es generalmente monótona. El conteo por símbolo de error cae, pero muestra una cola ligeramente más larga que 12 símbolos de error/palabra clave. En este caso, es probable que el enlace descarte el paquete debido a una palabra clave no corregida.

La siguiente captura de pantalla muestra una situación en la que se produce un problema grave. Aunque FEC tiene un gran margen (podemos ver hasta cuatro símbolos de error en una palabra clave), la distribución no es monótona, lo que sugiere una fuente potencial de errores de bits en este sistema. Tenga en cuenta que este ejemplo de enlace de 100 G fue generado por una aplicación especial VIAVI ONT que crea amplias distribuciones de error FEC para pruebas de esfuerzo y verificación de la lógica FEC y la integridad de la energía.

ONT no solo puede analizar la distribución de bits erróneos y el tipo de código en toda la secuencia, sino que también puede rastrear las características de los bits erróneos sobre la base de cada símbolo PAM-4.

Una variación de sesgo dinámico es una herramienta poderosa para la prueba de estrés y la verificación de la Módulo QSFP-DD. Se puede utilizar para verificar el cumplimiento de los estándares IEEE802.3 y la estabilidad general del DSP y el firmware asociado. ¡Esto es especialmente importante en el módulo DR4, donde un par de canales eléctricos y ópticos individuales pueden ubicarse en dominios de reloj completamente diferentes!

La captura de pantalla anterior muestra la aplicación de sesgo dinámico de PAM-4. Es capaz de controlar con precisión el tiempo relativo del canal de transporte con respecto a la interfaz de usuario mientras mantiene los cambios de fase "ininterrumpidos", lo cual es clave para resolver problemas desafiantes como la diafonía y los problemas de tiempo de firmware basados ​​en DSP.

El sesgo dinámico (o variación del sesgo) es una prueba clave para cualquier sistema de comunicación de canal paralelo. Se puede utilizar para la prueba y verificación de la integridad de la señal (diafonía) y también para la prueba de estrés y la verificación del rendimiento FIFO y CDR en PAM-4 SERDES.

También se pueden usar diferentes grados de sesgo para investigar la integridad de la señal y los problemas de diafonía, que tienen una amplia gama de aplicaciones en equipos de hardware y SI. La temporización del canal se puede ajustar para garantizar que la transición del canal de la fuente de interferencia se produzca en medio del patrón de ojo PAM-4 del canal del objeto interferido.

Las señales PAM-4 (debido al bajo margen de la señal) son más susceptibles a la diafonía que las NRZ clásicas. En la gama densa del QSFP-DD (especialmente alrededor del conector del host), los canales PAM-4 de alta velocidad están cableados muy cerca entre sí y se debe tener cuidado para evitar problemas de diafonía de la señal. Normalmente, el comprobador de BER ejecuta canales paralelos en una fase fija, por lo que es posible que no se produzca la "alineación en el peor de los casos" durante las pruebas de estrés SI. Con la desviación dinámica, el canal de origen se puede escanear en fase relativa para verificar por completo que no se produzcan problemas, incluso en el peor de los casos de cambio de fase. El usuario final solo necesita observar si hay un error en un desfase de fase específico (normalmente cuando el canal de origen tiene una transición de nivel en el medio del "diagrama de ojo" del objeto interferido).

El SERDES moderno utiliza una serie de búferes FIFO para volver a sincronizar y realinear la señal antes de su posterior procesamiento dentro de la estructura del IC. La realineación utiliza una serie de búferes FIFO que recuperan el reloj de la fuente de reloj principal (generalmente el canal principal a través del CDR).

Si el sistema no está diseñado o implementado correctamente, es posible que las variaciones de fase y los cambios entre el canal principal (canal de referencia CDR) y otros canales estén causando que el FIFO no esté alineado o incluso se deslice. Esto se manifestará como un bit-slip, que el análisis de errores avanzado de ONT puede rastrear como un bit-slip, en lugar de un error de ráfaga como se ve con los equipos de prueba tradicionales. Al usar la aplicación de sesgo dinámico, la ONT puede hacer una prueba de esfuerzo intencional del rendimiento del CDR/FIFO en SERDES e intentar forzar un modo de falla a través del sesgo (rango y tasa). Esto, combinado con el análisis BER avanzado de ONT, proporciona un sistema de prueba muy poderoso y completo para las pruebas SERDES y puede usarse para resolver rápidamente problemas muy desafiantes en enlaces de 400 GE que ocasionalmente causan deslizamiento de bits. Los sesgos dinámicos de ONT PAM-4 pueden forzar la generación de estos BER para ayudar a diagnosticar y resolver la causa raíz.

Pantalla de control general 400G QSFP-DD

La gestión de módulos ha evolucionado con el tiempo desde el sistema muy básico basado en registros SFF 8636 hasta CMIS 4.0, que es un sistema de gestión integral con estado de módulo completo diseñado para satisfacer las necesidades de módulos más complejos de 400 GE y más.

La estrecha interacción entre los módulos a través de las interfaces de control I²C, los pines de alimentación y control y las rutas de datos es esencial para el funcionamiento robusto y estable de los módulos. La complejidad del módulo es mayor, especialmente para el equilibrio de la ruta de datos en el módulo DSP, lo que requiere una comprensión más completa de la configuración y ejecución del control entre el host y el módulo. Bajo CMIS 4.0, los comandos, las operaciones y los comportamientos de temporización deben estar perfectamente coreografiados en el orden correcto. Si no tiene cuidado, puede parecer que un módulo funciona bien en una ranura de host, pero otro (con diferencias sutiles en el tiempo de los comandos, la alimentación y las rutas de datos) puede funcionar de forma errática. O peor aún, la tasa de error de bit aumenta y se produce un problema raro e intratable, muy probablemente el deslizamiento de bit. Herramientas como ONT integran comandos CMIS en I²C, así como el control de alimentación del módulo y el estado de la ruta de datos, que no solo ayudan a depurar y resolver problemas, sino que también ayudan a realizar pruebas de estrés y verificar la solidez de los módulos en diferentes hosts.

La pantalla de arriba muestra un volcado de memoria de la primera página de memoria. Esto le permite comprobar rápidamente que los valores correctos están almacenados en el 400G QSFP-DD EEPROM. Los datos en blanco o aleatorios pueden indicar que el dispositivo no se ha inicializado.

Algunas de las aplicaciones más avanzadas de la aplicación de gestión de módulos permiten un control preciso de los parámetros del puerto eléctrico del módulo de forma clara e inequívoca.

En resumen

Los módulos 400G QSFP-DD son una maravilla de la ingeniería electrónica, fotónica, mecánica y térmica combinada con un firmware complejo. Un ecosistema QSFP-DD saludable de múltiples proveedores es fundamental para el despliegue generalizado de la tecnología de red 400G. Representa una evolución y revolución en la tecnología tradicional de módulos de 100G, pero también presenta nuevos desafíos, incluidas las señales PAM-4 (eléctricas y ópticas), FEC para el control de enlace BER y las nuevas complejidades de CMIS 4.0.

Estos desafíos son mayores porque las necesidades de escala e implementación de los usuarios de hiperescala están impulsando cambios en las expectativas de precios. La producción debe cumplir con los requisitos de rendimiento y rendimiento para cumplir con las expectativas de precios, al mismo tiempo que tiene las capacidades de cobertura y análisis para enfrentar los nuevos desafíos de PAM-4.