Synopsys hat kürzlich die branchenweit erste vollständige PCIe 7.0 IP-Lösung angekündigt, die Controller, IDE-Sicherheitsmodul, PHY und Verifizierungs-IP umfasst. Das Verifizierungs-IP ist bereits verfügbar, und der PCIe 7.0-Controller (mit IDE-Sicherheitsfunktion) und das PHY-IP für erweiterte Prozesse sollen Anfang 2025 vollständig verfügbar sein. Die IP-Lösung verbessert die Energieeffizienz der Verbindungen um bis zu 50 Prozent und verdoppelt die Verbindungsbandbreite bei gleichem Chipumfang im Vergleich zur vorherigen PCIe-Generation.
Darüber hinaus bietet Synopsys PCIe 7.0 PHY IP eine hervorragende Signalintegrität von bis zu 128 Gb/s pro Lane und lässt sich nahtlos in die CXL-Controller-IP-Lösung von Synopsys integrieren. Es bietet außerdem hervorragende Signalintegrität und Datenverschlüsselungsfunktionen, um Hardwareangriffe effektiv zu verhindern und gleichzeitig eine breite Interoperabilität des Ökosystems zu unterstützen. Der Start dieses Programms wurde von vielen führenden Technologieunternehmen auf der ganzen Welt stark unterstützt. darunter Intel, Astera Labs, Enfabrica, Kandou, Rivos und Mikrochip.
Was genau wurde bei PCIe 7.0 aktualisiert? Zunächst einmal besteht kein Zweifel daran, dass sich die Datenrate erneut verdoppelt hat. Die Datenrate von PCIe 6.0 beträgt 64 GT/s und die von 7.0 128 GT/s, was unglaublich ist! Die Geschwindigkeit einer einzelnen Lane beträgt 128 GT, was in GB umgerechnet 16 GB/s entspricht. Eine SSD hat normalerweise 4 Lanes, was 64 GB/s entspricht. Wenn PCIe 7.0 erscheint, wird die NAND-Übertragungsrate kein Engpass mehr sein, obwohl die aktuellen 3600 MT/s die Rate von PCIe 7.0 nicht unterstützen können.
Es ist absehbar, dass 4800MT/5600MT NAND bald verfügbar sein wird. Da sich die Datenrate weiter verdoppelt, bringt dies sehr große Herausforderungen für die Übertragung elektrischer Signale mit sich. Da jede Leiterplatte parasitären Widerstand, Kapazität und Induktivität hat, bedeutet eine zu schnelle Datenrate ein zu hohes dV/dt. Da der Strom I=C*dV/dt ist, verursacht ein so großer Strom unvermeidlich Schwingungen in einem RCL-Schaltkreis, die das gesamte Signal verzerren und dazu führen, dass die Datenübertragungsfehlerrate außer Kontrolle gerät. Wir sehen also, dass PCI-SIG ab PCIe 6.0 die Signalmodulationsmethode geändert und von NRZ auf PAM4 umgestellt hat.
Die Entwicklung von PCIe
Rückblick von PCIe 1.0 bis 6.0
Die PCI-Technologie wurde 1992 eingeführt und unterstützte einen Spitzendurchsatz von 133 MB/s und eine Taktfrequenz von 33 MHz. Sie entwickelte sich schnell zum Standardbus für die Verbindung von Computersystemkomponenten. 1998 bot PCI-X (PCI-Erweiterungen) dann die von der Industrie geforderte höhere Bandbreite. 2004 gründete eine Gruppe von Intel-Ingenieuren die Arapaho Working Group, um einen neuen Standard zu entwickeln, und später schlossen sich weitere Unternehmen der Gruppe an. Der neue Standard hatte mehrere Namen, bevor er offiziell als PCI Express (PCIe) festgelegt wurde.
In gewissem Maße ist PCIe der Nachfolger von PCI, da es ähnliche Funktionen hat, aber tatsächlich ist PCIe ein völlig anderes Design als PCI. PCIe ähnelte eher einem Onboard-Netzwerk als den vielen alten parallelen Schnittstellen der PCI-Ära, und die Branche wechselte schließlich in diesem Jahr erfolgreich zum PCIe 1.0-Standard.
Der ursprüngliche Standard, PCIe 1.0a, hat eine Datenübertragungsrate von 250 MB/s pro Lane, was einer Gesamtübertragungsrate von 2.5 GT/s (Gigatransfers pro Sekunde) entspricht. Wie bei anderen seriellen Bussen wird die Leistung häufig in Übertragungen pro Sekunde gemessen, um zu vermeiden, dass Overhead-Bits als „Daten“ gezählt werden. PCIe 1.0a verwendet ein 8b/10b-Kodierungsschema, sodass nur 80 % der übertragenen Bits tatsächlich „Daten“ sind. Die Overhead-Bits haben zwei Hauptfunktionen. Erstens stellen sie sicher, dass die serielle Schnittstelle immer über genügend Taktübergänge verfügt, um den Takt wiederherzustellen. Zweitens stellen sie sicher, dass kein Netto-Gleichstrom vorhanden ist.
Danach wurde der PCIe-Standard regelmäßig aktualisiert und seine Übertragungsrate stieg weiter an. Da PCIe hauptsächlich in PCs und Servern auf Basis von Intel-Prozessoren verwendet wird, tritt der neue Standard in Kraft, sobald Intel einen Prozessor herausbringt, der PCIe in der Praxis verwendet. Die allgemeine Idee hinter der Entwicklung des Standards besteht darin, eine Übertragungsrate auszuwählen, die zu diesem Zeitpunkt auf den gängigen Prozessknoten hergestellt werden konnte. Aufgrund seiner Allgegenwärtigkeit verwenden jedoch die meisten Designs, die einen Hochleistungs-Peripheriebus erfordern, PCIe unabhängig von der zugrunde liegenden Architektur, wie beispielsweise die in der Arm Server Base System Architecture-Spezifikation angegebenen PCIe-Anforderungen.
PCIe 2.0, das 2007 eingeführt wurde, verdoppelte die Übertragungsrate, ließ das Kodierungsschema jedoch unverändert, verdoppelte die Bandbreite und war mit dem PCIe 1.0-Standard kompatibel. Es verbesserte auch die Verarbeitung der Datenverbindungsschicht, unterstützte ein effizienteres Energiemanagement und verbesserte die Datenintegrität und Signalübertragungsstabilität.
PCIe 3.0, das 2010 eingeführt wurde, wechselte zu einem effizienteren 128b/130b-Kodierungsschema und fügte eine Scrambling-Funktion unter Verwendung eines bekannten binären Polynoms hinzu, die ein gutes Gleichgewicht von 0en und 1en in Bezug auf die Taktwiederherstellung und keinen DC-Offset erreichte. Dies verbessert auch die Übertragungsraten erheblich, wobei die 16-spurige PCIe 3.0-Schnittstelle bis zu 15.7 GB/s erreichen kann. Heute ist PCIe 3.0 die am weitesten verbreitete Version von PCIe in Geräten, die auf den Markt gebracht werden. Beispielsweise verwendet Googles TPU der dritten Generation PCIe 3.0, und der derzeit weit verbreitete USB4-Standard basiert ebenfalls auf PCIe 3.0.
- PCIe 3.0
Die erste Generation des PCIe 1.0-Standards kam 2003 auf den Markt und unterstützte eine Übertragungsrate von 2.5 GT/s pro Kanal und eine Datenrate von 250 MB/s pro Kanal. Mit dem technologischen Fortschritt wurde Anfang 2007 die zweite Generation von PCIe auf den Markt gebracht, mit einer Übertragungsgeschwindigkeit von 5 GT/s pro Kanal und einem auf 500 MB/s pro Kanal verdoppelten Durchsatz (Bandbreite). Da jedoch der Overhead des 8b/10b-Kodierungsschemas 20 % ausmacht, beträgt die Übertragungsbandbreite einer einzelnen Lane 4 Gb/s. PCIe 3.0 und spätere Versionen verwenden die effizientere 128b/130b-Kodierung, wodurch der Overhead auf 1.5 % reduziert wird. Durch die Reduzierung des Overhead-Verhältnisses verdoppelt sich die Einzelspur-Übertragungsbandbreite von PCIe3.0 im Vergleich zu PCIe8 auf 2.0 Gb/s, während die Kompatibilität mit der Software und der mechanischen Schnittstelle der PCle 2.0-Version erhalten bleibt.
Dank der vollständigen Abwärtskompatibilität bietet PCIe 3.0 für Client- und Serverkonfigurationen dieselbe Topologie wie PCIe 2.0. PCIe 1.x- und 2.x-Karten können nahtlos in PCIe 3.0-fähige Steckplätze und umgekehrt eingesteckt werden, sodass diese Konfigurationen auf dem vereinbarten Höchstleistungsniveau arbeiten können. Die PCIe 3.0-Spezifikation umfasst die Basis- und CEM-Spezifikationen (Card Electromechanical). Der elektrische Teil der Basisspezifikation definiert die elektrische Leistung auf der Ebene des integrierten Schaltkreises (IC) und unterstützt 8 GT/s-Signalisierung. Das Augendiagramm ist ein im Kommunikationsbereich häufig verwendetes Zeitbereichsanalysetool. Es kann zur Bewertung der Signalintegrität und Übertragungsqualität in digitalen Kommunikationssystemen verwendet werden (das vom Oszilloskop angezeigte Diagramm ist dem menschlichen Auge sehr ähnlich, daher wird es als „Augendiagramm“ bezeichnet).
Da die Übertragungsrate von PCIe mit jeder Iteration des Standards zunimmt, wird auch die Signalqualität beeinträchtigt. Wie in der folgenden Abbildung im Augendiagramm-Abschluss gezeigt, nimmt die Signalqualität mit zunehmender Kanallänge ab. Mit zunehmender Geschwindigkeit und Kanalentfernung wird der Verifizierungstest der physischen Schicht anspruchsvoller. Die Geschwindigkeit von 8 GT/s in PCIe 3.0 verschlechtert das Signal beim Empfänger erheblich, was sich auf einem Oszilloskop als Augendiagramm-Abschluss (Unentzerrung) zeigt. Um eine genaue Kommunikation zu erreichen, müssen Sender und Empfänger die Spannungspegel ausgleichen, aus denen die Einsen und Nullen bestehen, und Techniken wie Entzerrung und De-Emphasis verwenden, damit der Empfänger die Daten klar sehen kann.
PCIe 3.0-Augendiagramm
Der PCIe 3.0-Standard fügt die Funktionen der Empfängerentzerrung und der Sender-Deemphasis hinzu, die für das Erreichen von Raten von 8 GT/s und mehr entscheidend sind. Die Entzerrung kann im Sender, im Empfänger oder in beiden erfolgen. PCIe 1.x und PCIe 2.x spezifizieren eine einfache Form der Entzerrung, die als Sender-Deemphasis bezeichnet wird. Deemphasis reduziert die vom Empfänger empfangene Niederfrequenzenergie, während die Entzerrung die Auswirkungen größerer Kanalverluste bei hohen Frequenzen reduziert. Die Empfängerentzerrung erfordert die Implementierung verschiedener Arten von Algorithmen, wobei die beiden gängigsten lineare Rückkopplung und Entscheidungsrückkopplung (DFE) sind.
Die Deemphasis-Entzerrung des Senders erfolgt beim Sender, während die DFE-Preemphasis beim Empfänger erfolgt. Die Empfängerentzerrung kann in Verbindung mit DFE auch eine kontinuierliche lineare Entzerrung (CTLE) umfassen. Um die Übertragungsdistanz zwischen Sender und Empfänger zu erhöhen, führt PCIe 3.0 einen aktiven Entzerrungsanpassungsprozess ein, bei dem der Empfänger das Pre-Spike-Signal und die Deemphasis des Senders anpassen kann, um die Entzerrungsleistung zu erzielen, die am besten zu seiner spezifischen Übertragungsleitung passt. Diese Leistung erfordert einen völlig neuen Test der physischen Schicht, nämlich einen Link-Entzerrungstest von Empfänger und Sender. Der Zweck des Link-Entzerrungs-Empfängertests besteht darin, zu prüfen, ob der Empfänger die Senderentzerrung seiner Verbindung unter den schlimmsten Belastungsbedingungen anpassen kann, während der Zweck des Link-Entzerrungs-Sendertests darin besteht, zu prüfen, ob der Sender die vom Empfänger der Verbindung physisch und logisch angeforderten Änderungen durchführt.
Der PCIe 4.0-Standard wurde erstmals 2017 eingeführt und bietet einen Durchsatz von 64 GB/s, was die Bandbreite verdoppelt und gleichzeitig die Kompatibilität mit PCIe 3.0 aufrechterhält. Darüber hinaus stärkt er die Kanalverwaltung und Fehlererkennungsmechanismen und bietet Unterstützung für höhere Bandbreitenanforderungen, beispielsweise für Hochleistungsspeicher- und Netzwerkanwendungen. Für SSDs war er jedoch erst ab 2019 verfügbar. Die CPUs der Ryzen 3000-Serie von AMD, die erstmals im Juli 2019 auf den Markt kamen, waren die ersten Desktop-CPUs, die PCIe 4.0 x16 sofort unterstützten. Für die vollständige Unterstützung benötigen Benutzer ein neues Motherboard mit dem X570-Chipsatz.
- PCIe 4.0
Der PCIe 4.0-Standard wurde 2017 eingeführt, sieben Jahre nach der Einführung von PCIe 3.0. Im Vergleich zur vorherigen Generation erhöht PCIe 4.0 die Übertragungsrate von 8 Gb/s auf 16 Gb/s und ist von der Software über die Taktarchitektur bis hin zur mechanischen Schnittstelle vollständig mit früheren Technologiegenerationen kompatibel. Aus Protokoll- und Kodierungsperspektive hat PCIe 4.0 viele Gemeinsamkeiten mit PCIe 3.0, einschließlich der 128/130-Bit-Kodierung. Auf den ersten Blick hat PCIe 4.0 mehr mit PCIe 3.0 gemeinsam als PCIe 3.0 mit PCIe 2.0. Wenn jedoch die Geschwindigkeit eines Geräts erhöht wird, werden automatisch höhere Frequenzen über dieselben Kanäle gesendet. Einfügungsverlust oder Dämpfung wird durch den Widerstand in der Verbindung während der Übertragung elektrischer Signale verursacht und nimmt mit zunehmender Frequenz zu.
Bei 16 GT/s werden PCIe 4.0-Signale in einem typischen FR4-Kanal (dem am häufigsten verwendeten Leiterplattenmaterial) erheblich gedämpft. Daher sind zusätzliche Tests erforderlich, um die Signalintegrität in PCIe 4.0-Designs sicherzustellen, da der Signalverlust bei 16 GT/s (PCIe 4.0) viel größer ist als der Signalverlust bei 8 GT/s (PCIe 3.0). PCIe 4.0 fügt der Spezifikation einen Timer-Abschnitt hinzu, um die Kanalpalette zu erweitern und insbesondere die Komplexität der Systemtests zu erhöhen. Selbst mit der erhöhten Testkomplexität sind die Testzeiten für PCIe 3.0 bei 8 GT/s höher als die Testzeiten für PCIe 4.0 bei 16 GT/s. Dies liegt daran, dass PCIe 3.0 drei verschiedene Kanalszenarien testen muss: kurz, mittel und lang, während PCIe 4.0 nur das lange Kanalszenario testen muss.
Wie PCIe 3.0 wird PCIe 4.0 manchmal als „Closed Eyes“-Spezifikation bezeichnet. Das bedeutet, dass selbst wenn Sie einen perfekten Sender und einen Sender mit praktisch null Jitter haben, die Intersymbolinterferenz das „Auge“ zum Schließen zwingt, wenn Sie den Sender an einen Kanal anschließen. Ob das PCIe 4.0-Signal erfolgreich übertragen werden kann, hängt davon ab, ob die Ausgleichsstrategie des Empfängers seine „Augen“ öffnen kann. Wenn ein PCIe 4.0-Gerät, das 16 GT/s unterstützt, mit einem anderen PCIe 4.0-Gerät verbunden wird, das 16 GT/s unterstützt, gibt es zwei Schritte zur Verbindungsausgleichung. Zuerst wird die Verbindung mit 8 GT/s hergestellt, und wenn dies erfolgreich ist, wird der Verbindungsausgleichsprozess noch einmal wiederholt, um 16 GT/s zu erreichen. Für PCIe 4.0 sollten Designer die Toleranz ihres Systems gegenüber Leistungsschwankungen bewerten. Das Verständnis von Leistungsschwankungen ist wichtig, da die Signalleistung von Karte zu Karte unterschiedlich ist. Diese Unterschiede führen zu erhöhtem Kanalverlust, Übersprechen und Kanalinkohärenz, was zu mehr Systemrauschen, verschlechterter Jitter-Leistung und Signal-Eye-Closure führt.
- PCIe 5.0
Der PCIe 5.0-Standard wurde im Mai 2019 veröffentlicht und bietet einen Durchsatz von 128 GB/s bei gleichzeitig verbesserter Signalintegrität und Bitfehlerratenkontrolle (BER) sowie Unterstützung leistungsstärkerer Geräte, wie sie in der künstlichen Intelligenz und im Hochleistungsrechnen (HPC) verwendet werden. Diese Spezifikation ist abwärtskompatibel mit früheren PCIe-Generationen. Intel ist das erste Unternehmen, das PCIe 5.0 auf seiner CPU einführt, deren Alder-Lake-Plattform den PCIe 5.0-Standard unterstützt.
Seit PCIe4.0 hat sich die Iterationsgeschwindigkeit von PCIe deutlich erhöht. Der Markt für PCIe4.0 ist noch nicht in Schwung gekommen, und PCI-SIG hat im Mai 5.0 die PCIe 2019-Spezifikation veröffentlicht, die die Übertragungsrate auf 32 GT/s verdoppelt und gleichzeitig den geringen Stromverbrauch und die Abwärtskompatibilität mit früheren Generationen beibehält. PCIe 5.0 verspricht einen Durchsatz von 128 GB/s in einer x16-Konfiguration und ermöglicht 400GE-Geschwindigkeiten im Rechenzentrum. Sowohl PCIe 5.0- als auch 400GE-Geschwindigkeiten unterstützen Anwendungen wie künstliche Intelligenz (KI), maschinelles Lernen, Gaming, visuelles Computing, Speicher und Vernetzung. Diese Fortschritte ermöglichen Innovationen in den Bereichen 5G, Cloud Computing und Hyperscale-Rechenzentren. Der PCIe 5.0-Standard ist eine relativ einfache Erweiterung auf Basis von 4.0. Er verwendet dieselben Tx- und Rx-Testmethoden wie PCIe 4.0 sowie ähnliche Methoden zur Kalibrierung der „Augen“-Breite und -Höhe für den Stressjitter-Test des Empfängers.
Der neue Standard reduziert die Latenzzeit weiter und ist mit Signalverlusten bei Anwendungen über große Entfernungen kompatibel. PCIe 5.0 verwendet das 128b/130b-Kodierungsschema, das in PCIe 3.0 und kompatiblen CEM-Anschlüssen eingeführt wurde. Eine neue Funktion in PCIe 5.0 ist der Equalization-Bypass-Modus, der ein Training von 2.5 GT/s direkt auf 32 GT/s ermöglicht und so die Link-Initialisierung beschleunigt. Dies trägt dazu bei, die Link-Startzeit in Systemen mit Sender-, Kanal- und Empfängerbedingungen (wie eingebetteten Systemen) zu reduzieren, und bietet einen neuen Trainingspfad für Link-Equalization-Tests bei 32 GT/s. Im Allgemeinen gibt es geringfügige Spezifikationsänderungen, außer wenn Geschwindigkeitssteigerungen erforderlich sind oder elektrische Änderungen implementiert werden, um die Signalintegrität und die mechanische Robustheit des Anschlusses zu verbessern.
Die PCI-SIG, die den PCIe-Standard definiert, hatte erwartet, dass PCIe 4.0 und PCIe 5.0 schon seit einiger Zeit nebeneinander existieren würden, wobei PCIe 5.0 für Hochleistungsanforderungen verwendet werden sollte, die maximalen Durchsatz erfordern, wie etwa GPUs für KI-Workloads und Netzwerkanwendungen. Daher wird erwartet, dass PCIe 5.0 hauptsächlich in Rechenzentren, Netzwerken und High-Performance-Computing-(HPC)-Unternehmensumgebungen verwendet wird, während weniger intensive Anwendungen, wie etwa solche, die von Desktop-Computern verwendet werden, PCIe 4.0 verwenden können. Die Bandbreite des neuesten PCIe 6.0-Standards, der 2022 veröffentlicht wurde, hat sich noch einmal verdoppelt und ist deutlich auf 8 GB/s pro Kanal gestiegen, und er hat auch enorme Veränderungen bei der Verbindung erreicht.
- PCIe 6.0
PCI-SIG hat die PCIe 6.0-Spezifikation im Januar 2022 veröffentlicht. Die PCIe 6.0-Technologie ist der erste PCI-Express-Standard, der die Signalkodierung Pulse Amplitude Modulation 4 (PAM4) verwendet, wodurch PCIe 6.0-Geräte bei gleicher Kanalbandbreite den doppelten Durchsatz von PCIe 5.0-Geräten erreichen können. Die PCIe 6.0-Technologie kann bis zu 64 GT/s erreichen und gleichzeitig einen geringen Stromverbrauch und Abwärtskompatibilität beibehalten. PCIe 6.0 verspricht einen Durchsatz von 256 GB/s in einer x16-Konfiguration und ermöglicht 800GE-Geschwindigkeiten im Rechenzentrum. Die Geschwindigkeit von 800GE und PCIe 6.0 unterstützt gemeinsam Anwendungen wie KI, maschinelles Lernen, Gaming, visuelles Computing, Speicher und Netzwerke, um die Entwicklung von 5G, Cloud Computing, Hyperscale-Rechenzentren und anderen Bereichen zu fördern.
PCIe 6.0 verwendet das PAM4-Signal (High-Order-Modulation Format), das eine wesentliche Verbesserung der PCIe 5.0-Technologie darstellt. Es verwendet jedoch dieselbe High-Level-Methodik für Tx- und Rx-Tests und fügt einige neue, PAM4-spezifische Sendermesskodierungen hinzu. Ähnlich wie frühere Generationen verwenden PCIe 6.0-Geräte Sender- und Empfängerentzerrung für 64 GT/s-Betrieb und erfordern eine Vorwärtsfehlerkorrektur (FEC). Zusätzlich zu diesen elektrischen Änderungen führt PCIe 6.0 die Flow Control Unit (FLIT)-Kodierung ein. Im Gegensatz zu PAM4 auf der physischen Ebene wird die FLIT-Kodierung auf der logischen Ebene verwendet, um Daten in Pakete mit fester Größe aufzuteilen. PCIe 6.0 führt die Transaktionsübertragung in FLIT-Einheiten durch. Jeder FLIT hat 256 B Daten (1 FLIT = 236 B TLP + 6 B DLP + 8 B CRC + 6 B FEC = 256 B) und jeder B Daten belegt 4 UI.
Darüber hinaus eliminiert die FLIT-Kodierung auch die 128B/130B-Kodierung und den DLLP-Overhead (Data Link Layer Packet) früherer PCIe-Spezifikationen, wodurch die TLP-Effizienz (Transaction Layer Packet) deutlich verbessert wird. Obwohl PCIe 6.0 mehr Vorteile bietet und seit über einem Jahr vorgeschlagen wird, gibt es viele Unsicherheiten darüber, wann PCIe 6.0 für Benutzer verfügbar sein wird, da PCIe 5.0 noch nicht vollständig populär ist. Derzeit erfordern Anwendungen mit hoher Leistung und hohem Durchsatz mehr PCIe 6.0, wie z. B. Grafikprozessoren für KI-Workloads, Netzwerkanwendungen mit hohem Durchsatz und die Compute Express Link (CXL)-Technologie, die zur Autobahn für die Dateninteraktion unter heterogener Computerarchitektur wird. Die PCIe 6.0-Schnittstelle verdoppelt die Übertragungsrate auf 64 GT/s, während die Abwärtskompatibilität mit früheren Generationen erhalten bleibt, und bietet einen Durchsatz von 256 GB/s bei demselben Maximum von 16 Lanes.
PAM-4-Schema zur elektrischen Signalmodulation: Anstelle des herkömmlichen Non-Return-to-Zero-Signals (NRZ) wird ein Impulsamplitudensignal mit vier Spannungspegeln verwendet, das ein Drei-Augen-Diagramm erzeugen kann. Vorcodierung und Vorwärtsfehlerkorrektur (FEC) können analoge bzw. digitale Fehler reduzieren. Die Lösung kann eine Bandbreite von 64 GT/s mit geringer Latenz bereitstellen.
Pakettransport mit Flow Control Unit (FLIT): Diese neue Pakettransportarchitektur (erforderlich von FEC) unterstützt nicht nur die erhöhte Bandbreite, sondern ermöglicht dem System auch, die erhöhte Bandbreite zu verarbeiten.
L0p Energiesparzustand: Wenn der Bandbreitenbedarf im System abnimmt, ermöglicht der neue Energiesparzustand L0p einigen Kanälen, in den Ruhemodus zu wechseln. Dadurch wird der Stromverbrauch optimiert und gleichzeitig sichergestellt, dass die Verbindung immer aktiv bleibt.
Schutz der Datenintegrität und -sicherheit: Die Spezifikation verwendet Data Object Exchange (DOE) als PCIe-Sicherheitsbaustein bei niedrigeren Bandbreiten und verwendet verschlüsselte Daten und Schlüssel. Component Measurement Authentication (CMA) bietet eine kryptografische Signierung der Firmware. Integrity and Data Encryption (IDE) bietet Sicherheit auf Paketebene für das System, um physische Angriffe zu verhindern. Durch die Kopplung von IDE mit dem Controller kann ein effizienter Sicherheitsschutz bei einer hohen Bandbreitengeschwindigkeit von 64 GT/s bereitgestellt werden.
- PCIe 7.0
Nachdem AMD PCIe 4.0 erstmals auf den Markt brachte, begann Intel im letzten Jahr, PCIe 5.0 populär zu machen. Obwohl die Spezifikation für PCIe 6.0 erst Anfang dieses Jahres angekündigt wurde, kündigte die Standardisierungsorganisation PCI SIG die Entwicklung von PCIe 7.0 offiziell an und gab eine Vorschau auf die Kernparameter. Ähnlich wie bei den Änderungen in früheren Generationen verdoppelt PCIe 7.0 die Bandbreite basierend auf PCIe 6.0 erneut auf 128 GT/s, und der x16-Kanal kann in beide Richtungen 512 GB/s erreichen. Sogar für die von SSDs häufig verwendeten x2/x4-Kanäle werden die theoretischen Spitzengeschwindigkeiten auf 64 GB/s bzw. 128 GB/s erhöht.
Im Detail verwendet PCIe 7.0 wie 6.0 die neue PAM4-Modulation und 1b/1b-Kodierung. Erwähnenswert ist, dass PCIe 7.0 weiterhin abwärtskompatibel ist. Die PCI SIG-Organisation gab an, dass sich der nächste Entwurf auf die Optimierung der Kanalparameter und die Verbesserung der Energieeffizienz konzentrieren wird. Dem Plan zufolge wird der PCIe 7.0-Standard im Jahr 2025 fertiggestellt sein, und es wird angenommen, dass er erst um 2028 vollständig verbreitet sein wird. Obwohl wir alle Anstrengungen unternehmen, um neue Technologien zu fördern, möchte ich eine Frage stellen: Wie lange wird es dauern, bis PCIe 6.0-Produkte offiziell veröffentlicht werden?