Intels Layout für photonische Integration

Im Jahr 2022 berichtete Intel auf der OFC über den Fortschritt seiner Kerngeräte und sein zukünftiges Layout im Bereich der Silizium-Photonik und kündigte außerdem seine Silizium-Photonik-Produkte 400G DR4 und 800G 2xFR4 an. Das Bild unten zeigt Intels Layout für die photonische Integration. Das linke ist das herkömmliche steckbare Panel-Modul. Das mittlere ist das optische CPO-Schaltmodul, das Intel im Jahr 2020 vorgeführt hat, mit einer Schnittstellenrate von 1.6 Tbit/s. Das rechte ist das zukünftige optische IO mit einer Schnittstellenrate von 4-64 Tbit/s. Zu diesem Zeitpunkt sind die optoelektronischen Chips stark integriert, und auch Laser sind integriert. Der allgemeine Trend geht zu höherer Dichte, größerer Kapazität und geringerem Stromverbrauch.

Das Bild unten zeigt das optische CPO-Schaltmodul, das Intel im Jahr 2020 vorgeführt hat. Die Nachfrage nach Bandbreitenwachstum ist eine strenge Anforderung, und der Stromverbrauch treibt optische Geräte in Richtung ASIC-Integrationslösungen. Da optische Switches mit großer Kapazität und 51 Tbit/s innerhalb begrenzter Zeit entwickelt werden, wird CPO die bevorzugte Lösung sein. Das folgende Diagramm zeigt ein 1.6-Tbit/s-CPO-Submodul. Es basiert auf 2.5D-Gehäuse, hybrider Integration von PIC und EIC und passiver Ausrichtungstechnologie basierend auf SSC und V-Nuten, um eine optische Schnittstellenkonvertierung zu erreichen. Die 40-fache Bandbreitendichte bringt eine Verbesserung der Energieeffizienz um >30 %.

Das optische CPO-Switching-Modul, das Intel im Jahr 2020 vorgeführt hat

Die Struktur des 1.6-Tpbs-PIC ist in der folgenden Abbildung dargestellt. Die Wellenleiterstrecke ist >30 cm, >600 Elektroden und 4 Temperatursensoren. Es enthält:

Laser: 16*2 Kanäle basierend auf einem eigenen hybriden integrierten Laser; Jeder Kanal verfügt über zwei Backup-Laser, um die Zuverlässigkeit des X-Systems zu verbessern.

Optischer Schalter zur Laserauswahl: 16 heizungsbasierte 2×1 MZI-Strukturen

Silizium-Photonik-Mikroringmodulatoren: 16 Silizium-Photonik-Mikroringmodulatoren mit integrierter thermischer Abstimmung, die eine PAM106-Modulation mit 4 Gbit/s erreichen können.

MPD: 48 Germanium-PDs, die jeweils 106 Gbit/s PAM4-Modulationssignale unterstützen.

Passive Ausrichtungstechnologie: 16 integrierte V-Grooves und SSC-Struktur.

Das Bild unten zeigt die PIC-EIC-Plattform, die alle aktiven Geräte, passiven Geräte und elektrischen Chipstrukturen umfasst.

PIC-EIC-Plattform

SOA-on-Chip ist seine einzigartige Technologie, die eine Ausgangsleistung von 100 mW (20 dBm) innerhalb des Wellenleiters mit minimalem Verlust erreichen kann, wie in der Abbildung unten dargestellt.

SOA-Technologie

Der Laser basiert auf III/V-Si-Hybrid-DFB-Lasern. Das Strukturdiagramm ist unten dargestellt. Es kann von 0 bis 150 Grad betrieben werden und unterstützt daher ungekühlt. Die optische Leistung beträgt 25 mW bei 80 °C bei 100 mA, der niedrige RIN <-155 dB/Hz und der hohe SMSR >40 dB.

Laserstrukturdiagramm

Der Mikroringmodulator verfügt über eine L-Typ-dotierte PNJ-Struktur mit hoher Modulationseffizienz (Überlappung und Dotierung sind optimiert) <0.55 Vcm bei 1310 nm, extrem kleiner Größe <20 µm und hoher Bandbreite von 50 GHz EO BW (geringer Serienwiderstand und geringe Streuung). Kapazität).

Mikroringmodulator

Die folgende Abbildung ist ein Augendiagramm seines 128-Gbit/s-NRZ-Mikroringmodulators mit Vpp = 0.8 V, ER = 3.8 dB, was der damals höchsten erreichbaren Modulationsrate entspricht.

Augendiagramm des Mikroringmodulators

Das größte Problem des Mikroringmodulators ist die Abweichung der zentralen Wellenlänge. Eine Art der Abweichung wird durch Umgebungsänderungen bei der tatsächlichen Arbeit verursacht, für die Intel über eine eigene Überwachungstechnologie und Kompensationsmethoden verfügt. Die andere Art ist die Abweichung der zentralen Wellenlänge, die während der Prozesstechnik verursacht wird. Intel verfügt über eine eigene Trimmtechnologie, wie in der Abbildung unten dargestellt. Während des Herstellungsprozesses wird eine Ge-Dotierung durchgeführt, um die Wellenlängenverschiebung auszugleichen. Schließlich kann eine Steuerung auf Waferebene von ±32 pm erreicht werden, was den Stromverbrauch der Wellenlängenabstimmung erheblich reduziert.

Trimmtechnik

Für das optische IO der fünften Generation hat Intel auch Bereitstellungen vorgenommen, die eine bidirektionale 8-Tb/sde-Übertragung realisieren können, einschließlich 8-Wellen-64-Gbit/s-NRZ-Einzelfaser, 8 Sendern und 8 Empfängern, leistungsstarken On-Chip-Lasern und SOA mit hoher Geschwindigkeit Mikroringmodulatoren, Hochgeschwindigkeits-Ge-PD und V-Grooves-Faser-Passivausrichtungstechnologie. Die folgende Abbildung zeigt ein gemultiplextes 8-Wellen-DFB-Array mit 200 GHz Abstand.

Multiplexiertes 8-Wellen-DFB-Array mit 200 GHz Abstand

Die folgende Abbildung zeigt Intels Ausblick auf zukünftiges optisches IO. Die 3D-Verpackungsstruktur hybrider integrierter Chips ist ein unvermeidlicher Trend. Wie in der folgenden Abbildung gezeigt, ist der PIC auf dem EIC umgedreht und der EIC-Chip und der Rechenchip XPU sind auf dem Substrat über EMIB miteinander verbunden. Der angestrebte Stromverbrauch beträgt 3 pJ/Bit und jede Glasfaser überträgt 1 Tbit/s über eine Entfernung von >100 m mit einer Latenz von <10 ns.

Intels Ausblick auf zukünftiges optisches IO

Zusammenfassend lässt sich sagen, dass Intel basierend auf der Kern-IP nach und nach 800G-Silizium-Photonik-Transceiver, CPO und optische E/A realisiert hat. Wir können sagen, dass sowohl CPO als auch Optical IO die Vorteile von Silizium-Photonenchips in Bezug auf Integration und Stromverbrauch voll ausschöpfen, die Schwachstellen der Chipbandbreite lösen können und die 3D-Verpackungsstruktur hybrider integrierter Chips das eigentliche Feld sein könnte der Anwendung von III-V- und Siliziumphotonik.